采用測(cè)頻原理的數(shù)字頻率計(jì)

1、武漢理工大學(xué)應(yīng)用設(shè)計(jì)報(bào)告學(xué) 號(hào)： 應(yīng) 用 設(shè) 計(jì) 課 程 名FPGA原理及應(yīng)用題 目采用測(cè)頻原理的數(shù)字頻率計(jì)學(xué) 院信息工程學(xué)院專 業(yè)通信工程班 級(jí)姓 名指導(dǎo)教師陳適 2017年6月20日課程設(shè)計(jì)任務(wù)書 學(xué)生姓名： 劉 專業(yè)班級(jí)： 通信1405班 指導(dǎo)教師： 陳適 工作單位： 信息工程學(xué)院 題 目: 采用測(cè)頻原理的數(shù)字頻率計(jì) 初始條件：VHDL硬件描述語(yǔ)言，Quartus II開(kāi)發(fā)環(huán)境 要求完成的主要任務(wù):1. 采用測(cè)頻法，設(shè)計(jì)一個(gè)4位十進(jìn)制數(shù)字顯示的數(shù)字頻率計(jì)2. 其測(cè)量的范圍為19999KHz 課程設(shè)計(jì)進(jìn)度安排序號(hào)階段內(nèi)容所需時(shí)間1方案設(shè)計(jì)1天2軟件設(shè)計(jì)2天3系統(tǒng)調(diào)試1天4撰寫報(bào)告1天合 計(jì)

2、5天指導(dǎo)教師簽名： 年 月 日 系主任（或責(zé)任教師）簽名： 年 月 日目錄摘 要IAbstractII1 FPGA、VHDL以及Quartus II簡(jiǎn)介11.1 FPGA簡(jiǎn)介11.2 VHDL 簡(jiǎn)介11.3 Quartus II簡(jiǎn)介22 頻率測(cè)量原理及方案32.1設(shè)計(jì)要求32.2 測(cè)頻原理33 系統(tǒng)設(shè)計(jì)43.1 系統(tǒng)實(shí)現(xiàn)方案提出及確定43.2 系統(tǒng)組成54 數(shù)字頻率計(jì)VHDL設(shè)計(jì)與仿真65 心得體會(huì)116參考文獻(xiàn)12附錄13摘 要 數(shù)字頻率計(jì)是采用數(shù)字電路制做成的能實(shí)現(xiàn)對(duì)周期性變化信號(hào)頻率測(cè)量的儀器。頻率計(jì)主要用于測(cè)量正弦波、矩形波、三角波和尖脈沖等周期信號(hào)的頻率值，其擴(kuò)展功能可以測(cè)量信號(hào)的周

3、期和脈沖寬度。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差。若使用現(xiàn)場(chǎng)可編程門陣列FPGA來(lái)實(shí)現(xiàn)，可使整個(gè)系統(tǒng)大大簡(jiǎn)化，而且提高了系統(tǒng)的整體性能和可靠性。 本文介紹了測(cè)頻原理，在此基礎(chǔ)上描述了如何通過(guò)VHDL語(yǔ)言編程，在Quartus II仿真平臺(tái)上編譯、仿真、調(diào)試，設(shè)計(jì)出一個(gè)4位十進(jìn)制數(shù)字顯示的數(shù)字頻率計(jì)。關(guān)鍵字： FPGA， 數(shù)字電路，測(cè)頻法，數(shù)字頻率計(jì)Abstract Digital frequency meter is made of digital circuit system can achieve peri

4、odic change signal frequency measurement instrument. Frequency meter is mainly used to measure sine wave, rectangular wave, triangle wave and sharp pulse and other periodic signal frequency value. Its expansion function can measure the signal cycle and pulse width. Digital frequency meter is a typic

5、al application of digital circuit, the actual hardware design used more devices, wiring is more complex, and will produce relatively large delay, resulting in measurement error. If the field programmable gate array FPGA is used, the whole system can be greatly simplified, and the whole performance a

6、nd reliability of the system can be improved. This paper introduces the principle of frequency measurement, based on the description of how to use the VHDL programming language, in the Quartus II simulation platform compiler, simulation and debugging, the design of a digital frequency 4 decimal digi

7、tal display meter.Keywords: FPGA, digital circuit, frequency measuring method, digital frequency meter III1 FPGA、VHDL以及Quartus II簡(jiǎn)介 首先對(duì)設(shè)計(jì)所采用的可編程邏輯器件FPGA、VHDL和Quartus II進(jìn)行簡(jiǎn)單的介紹。1.1 FPGA簡(jiǎn)介 FPGA是20世紀(jì)80年代中期出現(xiàn)的高密度可編程邏輯器件，它一般由布線資源分隔的可編程邏輯單元構(gòu)成陣列，又由可編程I/O單元圍繞陣列構(gòu)成整個(gè)芯片，排列陣列的餓邏輯單元由布線通道中的可編程內(nèi)連線連接起來(lái)實(shí)現(xiàn)一定的邏輯功能。一個(gè)F

8、PGA包含豐富的具有快速系統(tǒng)速度的邏輯門、寄存器和I/O組成。 FPGA/CPLD芯片都是特殊的ASIC芯片，除了具有ASIC的特點(diǎn)外還有一下幾個(gè)優(yōu)點(diǎn)：隨著超大規(guī)模集成電路VLSI工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬(wàn)個(gè)晶體管；FPGA/CPLD芯片出廠前100%都做過(guò)測(cè)試，不需要設(shè)計(jì)人員承擔(dān)風(fēng)險(xiǎn)和費(fèi)用；用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動(dòng)的的情況下，用不同軟件就可實(shí)現(xiàn)不同的功能，用FPGA/CPLD試制樣片，能以最快的速度占領(lǐng)市場(chǎng)。FPGA/CPLD軟件包中有各種輸入工具、仿真工具、版圖設(shè)計(jì)及編程器等全線產(chǎn)品，使電路設(shè)計(jì)人員在較短的時(shí)間內(nèi)就可以完成電路的輸入、編譯、優(yōu)化、仿真

9、，直至最后芯片的制作。1.2 VHDL 簡(jiǎn)介 VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在FPGA /CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì)ASIC。 VHDL主要用于描述

10、數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL主要特點(diǎn)有：（1）功能強(qiáng)大、設(shè)計(jì)靈活（2）支持廣泛、易于修改（3）強(qiáng)大的系統(tǒng)硬件描述能力（4）獨(dú)立于器件的設(shè)計(jì)、與工

11、藝無(wú)關(guān)（5）很強(qiáng)的移植能力（6）易于共享和復(fù)用 VHDL系統(tǒng)優(yōu)勢(shì)：（1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。(2)VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （2）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （3）對(duì)于用VHDL完成的

12、一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 （4）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。1.3 Quartus II簡(jiǎn)介 Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。當(dāng)前官方提供下載的最新版本是v13.0。 Quartus II （3.0和更高版本）設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì) Stratix FP

13、GA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用Quartus II 軟件評(píng)估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開(kāi)發(fā)工具相兼容，改進(jìn)了軟件的LogicLock 模塊設(shè)計(jì)功能，增添了FastFit編譯選項(xiàng)，

14、推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。2 頻率測(cè)量原理及方案2.1設(shè)計(jì)要求1. 采用測(cè)頻法，設(shè)計(jì)一個(gè)4位十進(jìn)制數(shù)字顯示的數(shù)字頻率計(jì)2. 其測(cè)量的范圍為19999KHz 2.2 測(cè)頻原理 數(shù)字頻率計(jì)是用于測(cè)量信號(hào)頻率的電路。本設(shè)計(jì)采用測(cè)頻原理對(duì)數(shù)字頻率計(jì)進(jìn)行設(shè)計(jì)，下面對(duì)測(cè)頻原理進(jìn)行簡(jiǎn)要介紹。 測(cè)頻率時(shí)，以分頻后的時(shí)鐘信號(hào)作為閘門信號(hào)，因?yàn)檩斎胄盘?hào)的頻率大于閘門信號(hào)頻率，所以在閘門信號(hào)周期內(nèi)，計(jì)算輸入信號(hào)的周期數(shù)目，就可以計(jì)算出輸入信號(hào)的頻率值了。原理圖如圖1所示：閘門信號(hào)被測(cè)信號(hào)圖1 原理圖 在確定的閘門時(shí)間Tw內(nèi)，記錄被測(cè)信號(hào)的變化周期數(shù)（或脈沖個(gè)數(shù)）Nx，則被測(cè)信號(hào)的頻率為：fx=Nx/T

15、w。這種方法的計(jì)數(shù)值會(huì)產(chǎn)生1個(gè)字誤差，測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值Nx有關(guān)。3 系統(tǒng)設(shè)計(jì)3.1 系統(tǒng)實(shí)現(xiàn)方案提出及確定方法一: 采用小規(guī)模數(shù)字集成電路制作被測(cè)信號(hào)經(jīng)過(guò)放大整形變換為脈沖信號(hào)后加到主控門的輸入端，時(shí)基信號(hào)經(jīng)控制電路產(chǎn)生閘門信號(hào)送至主控門，只有在閘門信號(hào)采樣期間內(nèi)輸入信號(hào)才通過(guò)主控門，若時(shí)基信號(hào)周期為T，進(jìn)入計(jì)數(shù)器的輸入脈沖數(shù)為N，則被信號(hào)的測(cè)頻率其頻率F=N/T，其原理方框圖如圖2所示顯示譯碼器計(jì)數(shù)器閘門整形放大被測(cè)信號(hào) 控制部分 圖2 方案一測(cè)頻原理圖方案二：采用單片機(jī)進(jìn)行測(cè)頻控制單片機(jī)技術(shù)比較成熟，功能也比較強(qiáng)大，被測(cè)信號(hào)經(jīng)放大整形后送入測(cè)頻電路，由單片機(jī)對(duì)測(cè)頻電路的輸出信號(hào)

16、進(jìn)行處理，得出相應(yīng)的數(shù)據(jù)送至顯示器顯示。原理方框圖如圖3所示。顯示單片機(jī)測(cè)頻電路信號(hào)整形待測(cè)信號(hào)晶 振圖3 單片機(jī)測(cè)頻電路原理圖 采用這種方案優(yōu)點(diǎn)是依賴成熟的單片機(jī)技術(shù)、運(yùn)算功能較強(qiáng)、軟件編程靈活、自由度大、設(shè)計(jì)成本也較低，缺點(diǎn)是顯而易見(jiàn)的，在傳統(tǒng)的單片機(jī)設(shè)計(jì)系統(tǒng)中必須使用許多分立元件組成單片機(jī)的外圍電路，整個(gè)系統(tǒng)顯得十分復(fù)雜，并且單片機(jī)的頻率不能做得很高，使得測(cè)量精度大大降低。方案三：采用現(xiàn)場(chǎng)可編程門陣列(FPGA)為控制核心 采用現(xiàn)場(chǎng)可編程門陣列(FPGA)為控制核心，利用VHDL語(yǔ)言編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的

17、集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便。 綜合上述分析，方案三為本設(shè)計(jì)測(cè)量部分最佳選擇方案。3.2 系統(tǒng)組成如圖4所示，本系統(tǒng)包含輸入模塊，F(xiàn)PGA模塊，顯示模塊。輸入模塊包括基準(zhǔn)時(shí)鐘，復(fù)位信號(hào)和被測(cè)信號(hào)。FPGA模塊是系統(tǒng)的核心部分，其包括分頻、7位十進(jìn)制計(jì)數(shù)器、數(shù)據(jù)處理和動(dòng)態(tài)譯碼。當(dāng)系統(tǒng)正常工作時(shí)，分頻部分的作用是對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻，得到一個(gè)閘門信號(hào)，作為7位十進(jìn)制計(jì)數(shù)器的使能信號(hào)。數(shù)據(jù)處理部分用于取7位十進(jìn)制計(jì)數(shù)器的有效高4位數(shù)據(jù)，送入動(dòng)態(tài)顯示譯碼部分進(jìn)行顯示譯碼。顯示模塊用于顯示頻率值。圖4 系統(tǒng)組成框圖4 數(shù)字頻率計(jì)VHDL設(shè)計(jì)與仿真 本設(shè)計(jì)采用Quartu

18、s II13.1對(duì)數(shù)字頻率計(jì)進(jìn)行設(shè)計(jì)。設(shè)計(jì)步驟如下：（1）打開(kāi)工程及設(shè)計(jì)輸入1）雙擊桌面Quertus II13.1的圖標(biāo)打開(kāi)軟件；2）FileOpen Project打開(kāi)事先已經(jīng)創(chuàng)建并保存的工程文件，文件及源代碼初始頁(yè)面如圖5所示；注意：文件夾要用英文命名圖5 初始界面示意圖3） 運(yùn)行程序得到設(shè)置界面，此時(shí)需要先添加中間變量再設(shè)置各個(gè)變量參數(shù)的數(shù)據(jù)類型，運(yùn)行設(shè)置圖如圖6所示；圖6 運(yùn)行設(shè)置圖 需要添加的管腳、寄存器等參量如圖6所示，例如b1b7，bcd0bcd3等。這里我們將clk的值設(shè)置為10.0ns，顯示類型設(shè)置為波形；clk1的值設(shè)置為100ns，顯示波形也設(shè)置為波形；start的初始

19、值為“1”；b1b7、bcd、bcd0bcd3以及q和qq的數(shù)值類型都設(shè)置為十進(jìn)制顯示。（2） 功能仿真 1）保存設(shè)置參數(shù)后點(diǎn)擊界面上方的“運(yùn)行”按鈕，耐心等待幾分鐘（運(yùn)行時(shí)長(zhǎng)和參數(shù)設(shè)置有關(guān)）便會(huì)出現(xiàn)仿真界面，如圖7所示；圖7 仿真圖 由輸入設(shè)置我們可以計(jì)算出理論值：Nx=500010=50000fx=50000/200=250仿真后輸出b3b2b1的值為253，與理論值相比較存在很小的誤差，基本上可以認(rèn)為是一致的，從而得出仿真結(jié)果正確的結(jié)論。 2）鼠標(biāo)點(diǎn)擊左上方“調(diào)節(jié)”圖標(biāo)后光標(biāo)變?yōu)椤?”號(hào)，點(diǎn)擊鼠標(biāo)左鍵放大圖片（點(diǎn)擊鼠標(biāo)右鍵縮小圖片）調(diào)節(jié)界面以直觀得觀察輸入輸出，放大后的界面如圖8所示；圖

20、8 放大后的仿真圖 由放大后的仿真圖，我們可以清晰得看到q欄和qq欄的逐個(gè)計(jì)數(shù)，也可以很明顯得觀察到clk信號(hào)波形和clk1信號(hào)得波形關(guān)系。 3）點(diǎn)擊菜單欄的“Tools”，從下拉列表里選擇“Netist Viewers”，再?gòu)南乱患?jí)的下拉列表中選擇“RTL Viewers”便可得RTL圖，如圖9所示；圖9 RTL圖 4）通過(guò)調(diào)出綜合圖可以得到綜合的實(shí)驗(yàn)數(shù)據(jù)，比如總的寄存器個(gè)數(shù)Total registers，以及Revision Name，Total memory bits等，F(xiàn)low Summary截圖如圖10所示；圖10 綜合圖 5 心得體會(huì) 本設(shè)計(jì)采用FPGA技術(shù)，利用測(cè)頻法的原理和VH

21、DL語(yǔ)言，采用自頂向下的設(shè)計(jì)方法，實(shí)現(xiàn)了1Hz10kHz測(cè)量范圍的四位十進(jìn)制的數(shù)字頻率計(jì)，并在Quartus II軟件平臺(tái)下對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行的了編譯和時(shí)序仿真。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)能夠滿足本次設(shè)計(jì)的要求，并且具有測(cè)量誤差小，可靠性高的優(yōu)點(diǎn)。 通過(guò)本次FPGA課程設(shè)計(jì)，我發(fā)現(xiàn)了自己的很多不足，發(fā)現(xiàn)了很多知識(shí)上的漏洞。同時(shí)也看到了自己的實(shí)踐經(jīng)驗(yàn)還是比較缺乏，理論聯(lián)系實(shí)際的能力還急需提高。這次課程設(shè)計(jì)讓我學(xué)到了很多，不僅是鞏固了先前學(xué)的EDA技術(shù)的理論知識(shí)，而且也培養(yǎng)了我的動(dòng)手能力，更令我的創(chuàng)造性思維得到拓展。在課程設(shè)計(jì)中一個(gè)人的力量是遠(yuǎn)遠(yuǎn)不夠的，真正的完成任務(wù)需要共同的智慧與勞動(dòng)，團(tuán)結(jié)協(xié)作是我們成功

22、的一項(xiàng)非常重要的保證。在這個(gè)過(guò)程中，我也曾經(jīng)因?yàn)閷?shí)踐經(jīng)驗(yàn)的缺乏失落過(guò)，也曾經(jīng)為仿真成功而熱情高漲。 我在本次課程設(shè)計(jì)中學(xué)到的另一個(gè)重要的品質(zhì)是細(xì)心認(rèn)真。在此次設(shè)計(jì)中，由于編程的時(shí)候沒(méi)有做到足夠的細(xì)心，導(dǎo)致一串代碼弄混了。但是密密麻麻的英文字母混在一起，我始終沒(méi)有發(fā)現(xiàn)。最終在調(diào)試的時(shí)候，就出現(xiàn)了問(wèn)題。只知道出現(xiàn)了問(wèn)題，就是不知道到問(wèn)題的根源在哪里，好長(zhǎng)時(shí)間都沒(méi)有找出問(wèn)題的所在。這也讓我真正的明白了科學(xué)的嚴(yán)謹(jǐn)性，它不允許出半點(diǎn)差錯(cuò)，否則后果會(huì)是比較麻煩的。做其他事情也一樣，都需要我們付出足夠的認(rèn)真去對(duì)待，才能順利的完成。 對(duì)我而言，知識(shí)上的收獲重要，精神上的豐收更加可喜。本次應(yīng)用設(shè)計(jì)讓我知道了學(xué)無(wú)

23、止境的道理。我們每一個(gè)人永遠(yuǎn)不能滿足于現(xiàn)有的成就，人生就像在爬山，一座山峰的后面還有更高的山峰在等著你。這次課程設(shè)計(jì)不僅夯實(shí)了我的理論基礎(chǔ)，鍛煉了我的動(dòng)手實(shí)踐做項(xiàng)目的能力，對(duì)今后的職業(yè)發(fā)展也有很大的參考價(jià)值。6參考文獻(xiàn)1劉睿強(qiáng)、陳鴻、鄧顯林.FPGA應(yīng)用技術(shù)及實(shí)驗(yàn).北京理工大學(xué)出版社.2011.12顧巨峰、周浩洋.基于可編程邏輯器件的多功能數(shù)字頻率計(jì).東南大學(xué)出版社.2002.53趙曙光、郭萬(wàn)有.可編程邏輯器件原理、開(kāi)發(fā)與應(yīng)用.西安電子科技大學(xué)出版社，2000.14杜建國(guó). Verilog HDL硬件描述語(yǔ)言.國(guó)防工業(yè)出版社.2008.8。5趙雅興FPGA原理、設(shè)計(jì)與應(yīng)用天津大學(xué)出版社.199

24、9.126李景華，杜玉遠(yuǎn)可編程邏輯器件與EDA技術(shù)東北大學(xué)出版社.2002.515附錄源代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity plj is port ( start:in std_logic; -復(fù)位信號(hào) clk :in std_logic; -系統(tǒng)時(shí)鐘 clk1:in std_logic; -被測(cè)信號(hào) yy1:out std_logic_vector(7 downto 0); -八段碼 w1 :out std_logic_vector(3 downto 0); -數(shù)

25、碼管位選信號(hào)end plj;architecture behav of PLj issignal b1,b2,b3,b4,b5,b6,b7:std_logic_vector(3 downto 0); -十進(jìn)制計(jì)數(shù)器signal bcd:std_logic_vector(3 downto 0); -BCD碼寄存器signal q :integer range 0 to 49999999; -秒分頻系數(shù) signal qq : integer range 0 to 499999; -動(dòng)態(tài)掃描分頻系數(shù)signal en,bclk:std_logic; -使能信號(hào)，有效被測(cè)信號(hào)signal sss :

26、 std_logic_vector(3 downto 0); -小數(shù)點(diǎn)signal bcd0,bcd1,bcd2,bcd3 : std_logic_vector(3 downto 0); -寄存7位十位計(jì)數(shù)器中有效的高4位數(shù)據(jù)beginsecond:process(clk) -此進(jìn)程產(chǎn)生一個(gè)持續(xù)時(shí)間為一秒的的閘門信號(hào) begin if start=1 then q=0; elsif clkevent and clk=1 then if q49999999 then q=q+1; else q=49999999; end if; end if; if q49999999 and start=0

27、then en=1; else en=0; end if;end process;and2:process(en,clk1) -此進(jìn)程得到7位十進(jìn)制計(jì)數(shù)器的計(jì)數(shù)脈沖begin bclk=clk1 and en;end process; com:process(start,bclk) -此進(jìn)程完成對(duì)被測(cè)信號(hào)計(jì)脈沖數(shù)begin if start=1 then -復(fù)位b1=0000;b2=0000;b3=0000;b4=0000;b5=0000;b6=0000;b7=0000; elsif bclkevent and bclk=1 then if b1=1001 then b1=0000; -此IF

28、語(yǔ)句完成個(gè)位十進(jìn)制計(jì)數(shù) if b2=1001 then b2=0000; -此IF語(yǔ)句完成百位十進(jìn)制計(jì)數(shù) if b3=1001 then b3=0000; -此IF語(yǔ)句完成千位十進(jìn)制計(jì)數(shù) if b4=1001 then b4=0000; -此IF語(yǔ)句完成萬(wàn)位十進(jìn)制計(jì)數(shù) if b5=1001 THEN b5=0000; -此IF語(yǔ)句完成十萬(wàn)位十進(jìn)制計(jì)數(shù) if b6=1001 then b6=0000; -此IF語(yǔ)句完成百萬(wàn)位十進(jìn)制計(jì)數(shù) if b7=1001 then b7=0000; -此IF語(yǔ)句完成千萬(wàn)位十進(jìn)制計(jì)數(shù) else b7=b7+1; end if; else b6=b6+1; end if; else b5=b5+1; end if; else b4=b4+1; end if; else b3=b3+1; end