時序邏輯電路習(xí)題解答

1、4 時序邏輯電路習(xí)題解答 99自我測驗(yàn)題1圖T4.1所示為由或非門構(gòu)成的根本SR鎖存器，輸入S、R的約束條件是 。ASR=0 BSR=1 CS+R=0 DS+R=1圖T4.1 圖T4.22圖T4.2所示為由與非門組成的根本SR鎖存器，為使鎖存器處于“置1”狀態(tài)，其應(yīng)為 。 A=00 B=01 C=10 D=113SR鎖存器電路如圖T4.3所示，X、Y波形，判斷Q的波形應(yīng)為A、B、C、D中的 B 。假定鎖存器的初始狀態(tài)為0。 a (b)圖T4.34有一T觸發(fā)器，在T=1時，加上時鐘脈沖，那么觸發(fā)器 。A保持原態(tài) B置0 C置1 D翻轉(zhuǎn)5假設(shè)JK觸發(fā)器的現(xiàn)態(tài)Qn=0，要求Qn+1=0，那么應(yīng)使 。

2、 AJ=×，K=0 BJ=0，K=× CJ=1，K=× DJ=K=16電路如圖T4.6所示。實(shí)現(xiàn)的電路是 。 A B C D 圖T4.67電路如圖T4.7所示。實(shí)現(xiàn)的電路是 。 A B C D 圖T4.78電路如圖T4.8所示。輸出端Q所得波形的頻率為CP信號二分頻的電路為 。A B C D圖T4.89將D觸發(fā)器改造成T觸發(fā)器，如圖T4.9所示電路中的虛線框內(nèi)應(yīng)是 。 圖T4.9A或非門 B與非門 C異或門 D同或門10觸發(fā)器異步輸入端的作用是 。A清0 B置1 C接收時鐘脈沖 D清0或置111米里型時序邏輯電路的輸出是 。A只與輸入有關(guān) B只與電路當(dāng)前狀態(tài)有關(guān)C

3、與輸入和電路當(dāng)前狀態(tài)均有關(guān)D與輸入和電路當(dāng)前狀態(tài)均無關(guān)12摩爾型時序邏輯電路的輸出是 。A只與輸入有關(guān) B只與電路當(dāng)前狀態(tài)有關(guān)C與輸入和電路當(dāng)前狀態(tài)均有關(guān)D與輸入和電路當(dāng)前狀態(tài)均無關(guān)13用n只觸發(fā)器組成計(jì)數(shù)器，其最大計(jì)數(shù)模為 。An B2n Cn2 D2 n14一個5位的二進(jìn)制加計(jì)數(shù)器，由00000狀態(tài)開始，經(jīng)過75個時鐘脈沖后，此計(jì)數(shù)器的狀態(tài)為 ：A01011 B01100 C01010 D00111 15圖T4.15所示為某計(jì)數(shù)器的時序圖，由此可判定該計(jì)數(shù)器為 。A十進(jìn)制計(jì)數(shù)器 B九進(jìn)制計(jì)數(shù)器 C四進(jìn)制計(jì)數(shù)器 D八進(jìn)制計(jì)數(shù)器圖T4.1516電路如圖T4.16所示，假設(shè)電路中各觸發(fā)器的當(dāng)前狀

4、態(tài)Q2 Q1 Q0為100，請問在時鐘作用下，觸發(fā)器下一狀態(tài)Q2 Q1 Q0為 。圖T4.16A101 B 100 C 011 D 00017電路圖T4.17所示。設(shè)電路中各觸發(fā)器當(dāng)前狀態(tài)Q2 Q1 Q0為110，請問時鐘CP作用下，觸發(fā)器下一狀態(tài)為 。圖T4.17A 101 B010 C110 D11118電路如圖T4.18所示， 74LS191具有異步置數(shù)的邏輯功能的加減計(jì)數(shù)器，其功能表如表T4.18所示。電路的當(dāng)前狀態(tài)Q3 Q2 Q1 Q0為1100，請問在時鐘作用下，電路的下一狀態(tài)Q3 Q2 Q1 Q0為 。圖T4.18A 1100 B 1011 C 1101 D 0000 表T4.1

5、8 74LS191功能表CPD0D1D2D3Q0Q1Q2Q30×××d0d1d2d3d0d1d2d3100××××加法計(jì)數(shù)101××××減法計(jì)數(shù)11××××××保持19以下功能的觸發(fā)器中， 不能構(gòu)成移位存放器。ASR觸發(fā)器 BJK觸發(fā)器 CD觸發(fā)器 DT和T觸發(fā)器。20圖T4.20所示電路的功能為 。圖T4.22A并行存放器 B移位存放器 C計(jì)數(shù)器 D序列信號發(fā)生器214位移位存放器，現(xiàn)態(tài)Q0Q1Q2Q3為1100，經(jīng)左移1位

6、后其次態(tài)為 。A0011或1011 B1000或1001 C1011或1110 D0011或1111 22現(xiàn)欲將一個數(shù)據(jù)串延時4個CP的時間，那么最簡單的方法采用 。A4位并行存放器 B4位移位存放器C 4進(jìn)制計(jì)數(shù)器 D4位加法器23一個四位串行數(shù)據(jù)，輸入四位移位存放器，時鐘脈沖頻率為1kHz，經(jīng)過 可轉(zhuǎn)換為4位并行數(shù)據(jù)輸出。A8ms B4ms C8µs D4µs24由3級觸發(fā)器構(gòu)成的環(huán)形和扭環(huán)形計(jì)數(shù)器的計(jì)數(shù)模值依次為 。A8和8 B6和3 C6和8 D3和6習(xí) 題1由或非門構(gòu)成的根本SR鎖存器如圖P4.1所示，輸入端S、R的電壓波形，試畫出與之對應(yīng)的Q和的波形。圖P4.1

7、解：2由與非門構(gòu)成的根本SR鎖存器如圖P4.2所示，輸入端 、的電壓波形，試畫出與之對應(yīng)的Q和的波形。圖P4.2解：3雙門鎖存器如圖P4.3所示，試寫出該鎖存器的特性方程。 圖P4.3 圖P4.4解：先寫出電路特性表。ABQnQn+1ABQnQn+100011001001110110100110101111111卡諾圖4寫出圖P4.4所示鎖存器的特性方程解： CP=0時；RD=SD=0，Qn+1=Qn CP=1時；，SD=S ， 5鐘控SR鎖存器符號如圖P4.5a所示，設(shè)初始狀態(tài)為0，如果給定CP、S、R的波形如圖P4.5b所示，試畫出相應(yīng)的輸出Q波形。a b圖P4.5解： 61分析圖P4.6

8、a所示由CMOS傳輸門構(gòu)成的鐘控D鎖存器的工作原理。圖P4.6a2分析圖P4.6b所示主從D觸發(fā)器的工作原理。圖P4.6b3有如圖P4.6c所示波形加在圖P4.6ab所示的鎖存器和觸發(fā)器上，畫出它們的輸出波形。設(shè)初始狀態(tài)為0。圖P4.6c解：1圖所示是用兩個非門和兩個傳輸門構(gòu)成的鐘控D鎖存器。當(dāng)CP=1時，=0、C=1，TG1導(dǎo)通，TG2斷開，數(shù)據(jù)D直接送到Q和端，輸出會隨D的改變而改變。但G1、G2沒有形成正反應(yīng)，不具備鎖定功能，此時稱電路處于接收數(shù)據(jù)狀態(tài)；CP變?yōu)榈碗娖?時，=1，C=0，TG1斷開，TG2導(dǎo)通， G1、G2形成正反應(yīng)，構(gòu)成雙穩(wěn)態(tài)電路。由于G1、G2輸入端存在的分布電容對邏

9、輯電平有短暫的保持作用，因此，電路輸出狀態(tài)將鎖定在CP信號由1變0前瞬間D信號所確定的狀態(tài)。2由兩個D鎖存器構(gòu)成的主從D觸發(fā)器，采用上升沿觸發(fā)方式，原理分析可參考4.2.1節(jié)有關(guān)內(nèi)容。3D鎖存器輸出波形圖D觸發(fā)器輸出波形圖7圖P4.7a所示的為由D鎖存器和門電路組成的系統(tǒng)，鎖存器和門電路的開關(guān)參數(shù)如下：鎖存器傳輸延時tpdDQ=15ns， tpdCQ=12ns，建立時間tSU=20ns；保持時間tH=0ns。與門的傳輸延遲時間tpdAND=16ns，或門的傳輸延遲時間tpdOR=18ns，異或門的傳輸延遲時間tpdXOR=22ns。1求系統(tǒng)的數(shù)據(jù)輸入建立時間tSUsys；2系統(tǒng)的時鐘及數(shù)據(jù)輸入

10、1的波形如圖P4.7b所示。假設(shè)數(shù)據(jù)輸入2和數(shù)據(jù)輸入3均恒定為0，請畫出Q的波形，并標(biāo)明Q對于時鐘及數(shù)據(jù)輸入1的延遲。a b圖P4.7解：1系統(tǒng)的數(shù)據(jù)輸入建立時間tSUsys=或門的傳輸延遲+異或門的傳輸延遲+鎖存器的建立時間-與門的傳輸延遲=tpdOR+tpdXOR+ tSU - tpdAND =18ns+22ns+20ns-16 ns =44ns。28有一上升沿觸發(fā)的JK觸發(fā)器如圖P4.8a所示，CP、J、K信號波形如圖P4.8b所示，畫出Q端的波形。設(shè)觸發(fā)器的初始態(tài)為0a b圖P4.8解：9 試畫出如圖P4.9所示時序電路在一系列CP信號作用下，Q0、Q1、Q2的輸出電壓波形。設(shè)觸發(fā)器的

11、初始狀態(tài)為Q=0。圖P4.9解：先畫Q0波形，再畫Q1波形，最后畫Q2波形。10有一簡單時序邏輯電路如圖P4.10所示，試寫出當(dāng)C= 0和C=1時，電路的狀態(tài)方程Qn+1，并說出各自實(shí)現(xiàn)的功能。圖P4. 10解：當(dāng)C=0時，J=X ，K=X 為T觸發(fā)器當(dāng)C=1時， J=X 為D觸發(fā)器11用上升沿D觸發(fā)器和門電路設(shè)計(jì)一個帶使能EN的上升沿D觸發(fā)器，要求當(dāng)EN=0時，時鐘脈沖參加后觸發(fā)器也不轉(zhuǎn)換；當(dāng)EN=1時，當(dāng)時鐘參加后觸發(fā)器正常工作，注：觸發(fā)器只允許在上升沿轉(zhuǎn)換。解：當(dāng)EN=0 ，Qn+1=Qn ；當(dāng)EN=1，Qn+1=D ，那么，令即可。12由JK觸發(fā)器和D觸發(fā)器構(gòu)成的電路如圖P4.12a所

12、示，各輸入端波形如圖P4.12b，當(dāng)各個觸發(fā)器的初態(tài)為0時，試畫出Q0和Q1端的波形，并說明此電路的功能。a b圖P4.12解：根據(jù)電路波形，它是一個單發(fā)脈沖發(fā)生器，A可以為隨機(jī)信號，每一個A信號的下降沿后；Q1端輸出一個脈寬周期的脈沖。13時序電路如圖P4.13a所示。給定CP和A的波形如圖P4.13b所示，畫出Q1、Q2、Q3的波形，假設(shè)初始狀態(tài)為0。ab圖P4.13解： ， 14分析圖P4.14示電路，要求：1寫出JK觸發(fā)器的狀態(tài)方程；2用X、Y、Qn作變量，寫出P和Qn+1的函數(shù)表達(dá)式；3列出真值表，說明電路完成何種邏輯功能。P4.14解：12XYPXYP000001000100101

13、10110010011101001110111113串行加法器15試分析如圖P4.15同步時序邏輯電路，并寫出分析過程。圖P4.15解：1寫出驅(qū)動方程 2寫出狀態(tài)方程，3列出狀態(tài)轉(zhuǎn)換真值表0000011000000010101010110100111100100111001110014畫出狀態(tài)轉(zhuǎn)換圖5自啟動校驗(yàn)，能夠自啟動6結(jié)論：具有自啟動能力的同步五進(jìn)制加法計(jì)數(shù)器。16同步時序電路如圖P4.16所示。1試分析圖中虛線框電路，畫出Q0、Q1、Q2波形，并說明虛線框內(nèi)電路的邏輯功能。2假設(shè)把電路中的Y輸出和置零端連接在一起，試說明當(dāng)X0X1X2為110時，整個電路的邏輯功能。圖P4.16解：1寫

14、出每級觸發(fā)器的狀態(tài)方程 ，分析后，其狀態(tài)轉(zhuǎn)換圖為：所以波形圖為：電路是一個同步五進(jìn)制可以自啟動的加法計(jì)數(shù)器2，當(dāng)X1X2X3=110時，當(dāng)Q2Q1Q0出現(xiàn)011狀態(tài)時，使計(jì)數(shù)器的狀態(tài)清0，故此種情況下，整個電路功能為一個三進(jìn)制加法計(jì)數(shù)器。17試用D觸發(fā)器設(shè)計(jì)一個同步五進(jìn)制加法計(jì)數(shù)器，要求寫出設(shè)計(jì)過程。解：1狀態(tài)轉(zhuǎn)換圖 2狀態(tài)真值表000001100000001010101×××010011110×××011100111×××3求狀態(tài)方程 4驅(qū)動方程，5邏輯圖6自啟動檢驗(yàn)。18設(shè)計(jì)三相步進(jìn)電機(jī)控制器：工作在

15、三相單雙六拍正轉(zhuǎn)方式，即在CP作用下控制三個線圈A、B、C按以下方式輪流通電。解：將A、B、C分別由三個觸發(fā)器Q2、Q1、Q0的輸出，那么可畫出狀態(tài)轉(zhuǎn)換圖：根據(jù)狀態(tài)轉(zhuǎn)換圖列出狀態(tài)真值表2狀態(tài)真值表000×××100110001101101100010011110010011001111×××3求狀態(tài)方程4邏輯圖4仿真結(jié)果19表P4.19為循環(huán)BCD碼的編碼表，試用JK觸發(fā)器設(shè)計(jì)一個循環(huán)BCD碼十進(jìn)制同步加法計(jì)數(shù)器，并將其輸出信號用與非門電路譯碼后控制交通燈：紅燈R、綠燈G和黃燈Y。要求一個工作循環(huán)為：紅燈亮30秒，黃燈亮10秒，綠燈亮

16、50秒，黃燈亮10秒。要求寫出設(shè)計(jì)過程，并畫出CP、R、G和Y的波形圖。寫出設(shè)計(jì)過程并用QuartusII軟件仿真。表P4.19 循環(huán)BCD碼十進(jìn)制數(shù)DCBA十進(jìn)制數(shù)DCBA00000511101000161010200117101130010810014011091000解：1列出狀態(tài)真值表000000010001001100100110001100100100×1×1×0×10101×1×1×1×1011011100111×1×1×1×010000000100110001

17、0101011101110011100×0×0×0×01101×0×0×0×0111010101111×0×0×0×12求狀態(tài)方程3驅(qū)動方程，4電路圖5自啟動校驗(yàn)從狀態(tài)表可知，無效狀態(tài)通過幾個CP脈沖以后能夠進(jìn)入有效循環(huán)，所以能夠自啟動。6譯碼電路設(shè)計(jì)真值表Q3Q2Q1Q0RGYQ3Q2Q1Q0RGY000010010010100001100100000100111000100×××00100010101×××011

18、00100111×××11100101100×××10100101101×××10110101111×××表達(dá)式 仿真波形20圖P4.20為一個米里型序列檢測器的狀態(tài)轉(zhuǎn)換圖。用D觸發(fā)器實(shí)現(xiàn)該電路，并用QuartusII軟件對該電路進(jìn)行仿真，說明邏輯功能。S0、S1、S2的編碼分別為00、01、11圖P4.20解：1根據(jù)題意列出電路的狀態(tài)表：XZ0000000010100111101000101011101110010101×0×0×1100

19、15;0×1×2狀態(tài)方程： ， ， 3輸出方程：4驅(qū)動方程：5電路圖6仿真結(jié)果邏輯功能：該電路統(tǒng)計(jì)輸入1的個數(shù)，當(dāng)X輸入3個1不需要連續(xù)輸入時，輸出Z為1。21設(shè)計(jì)一個串行編碼轉(zhuǎn)換器，把一個8421BCD碼轉(zhuǎn)換成余3BCD碼。輸入序列X和輸出序列均由最低有效位開始串行輸入和輸出。要求將串行編碼轉(zhuǎn)換器設(shè)計(jì)成米里型狀態(tài)機(jī)。解：如果8421BCD碼的所有位同時可用，那么碼轉(zhuǎn)換器可以用一個4輸入-4輸出的組合邏輯電路來實(shí)現(xiàn)。但在這里BCD碼是串行傳輸?shù)臄?shù)據(jù)，因此，必須用時序邏輯電路來實(shí)現(xiàn)。1列出狀態(tài)轉(zhuǎn)換圖表1所示為8421BCD碼和余3BCD碼的對應(yīng)表8421BCD碼余3BCD碼0

20、0000011000101000010010100110110010001110101100001101001011110101000101110011100狀態(tài)設(shè)定設(shè)初始狀態(tài)為S0，當(dāng)8421BCD碼第一位到達(dá)時，如果X=0，加上1，那么Y=1沒有進(jìn)位，進(jìn)入狀態(tài)S1表示第一次加運(yùn)算后沒有進(jìn)位；如果X=1，加上1，那么Y=0有進(jìn)位，進(jìn)入狀態(tài)S2表示有進(jìn)位。當(dāng)8421BCD碼第二位到達(dá)時，如果在狀態(tài)S1，那么假設(shè)X=0，加上1，那么Y=1，且沒有進(jìn)位，進(jìn)入狀態(tài)S3；假設(shè)X=1，加上1，那么Y=0，且有進(jìn)位，進(jìn)入狀態(tài)S4。如果在狀態(tài)S2，那么假設(shè)X=0，加上1，那么Y=0，且有進(jìn)位，進(jìn)入狀態(tài)S4；

21、假設(shè)X=1，加上1，那么Y=1，且有進(jìn)位，進(jìn)入狀態(tài)S4。當(dāng)8421BCD碼第三位到達(dá)時，如果狀態(tài)為S3，那么無任X=0還是為1，進(jìn)入狀態(tài)S5無進(jìn)位；如果狀態(tài)為S4，當(dāng)X=0時，進(jìn)入狀態(tài)S5，如果X=1，狀態(tài)進(jìn)入S6。當(dāng)8421BCD碼第四位到達(dá)時，不管狀態(tài)為S5還是S6均回到S0。狀態(tài)轉(zhuǎn)換圖如下圖。狀態(tài)表當(dāng)前狀態(tài)下一狀態(tài)ZX=0X=1X=0X=1S0S1S210S1S3S410S2S4S401S3S5S501S4S5S610S5S0S001S6S01狀態(tài)編碼為了減少邏輯門的數(shù)量，狀態(tài)編碼采用以下原那么：1在給定輸入的情況下，有相同次態(tài)的狀態(tài)應(yīng)給予只有一位不同的相鄰賦值；2同一狀態(tài)的次態(tài)應(yīng)給予相

22、鄰賦值；3在給定輸入的情況下，輸出相同的狀態(tài)給予相鄰賦值。因此，狀態(tài)編碼如下圖。根據(jù)狀態(tài)編碼，列出狀態(tài)轉(zhuǎn)換真值表。YX=0X=1X=0X=1000001101100011110111010101101101111110110010111100101011000000001010000×××1×100××××××××邏輯圖22根據(jù)同步二進(jìn)制計(jì)數(shù)器的構(gòu)成規(guī)律，用上升沿觸發(fā)T觸發(fā)器和與非門設(shè)計(jì)8進(jìn)制加減計(jì)數(shù)器，當(dāng)M=0時為加法計(jì)數(shù)器，當(dāng)M=1時為減法計(jì)數(shù)器，并要有進(jìn)位和借位輸出信號

23、。畫出電路。解：23由四位二進(jìn)制計(jì)數(shù)器74161及門電路組成的時序電路如圖P4.23所示。要求：1分別列出X=0和X=1時的狀態(tài)圖；2指出該電路的功能。 圖P4.23 圖P4.24解：1X=0時，電路為8進(jìn)制加計(jì)數(shù)器，狀態(tài)轉(zhuǎn)換圖為： 2X=1時，電路為5進(jìn)制加計(jì)數(shù)器，狀態(tài)轉(zhuǎn)換圖為： 24由四位二進(jìn)制計(jì)數(shù)器74161組成的時序電路如圖P4.24所示。列出電路的狀態(tài)表，假設(shè)CP信號頻率為5kHz，求出輸出端Y的頻率。解：狀態(tài)圖如下圖： F信號為CP信號的五分頻，因此其頻率為1kHz。25由四位二進(jìn)制計(jì)數(shù)器74LS161和4位比擬器74LS85構(gòu)成的時序電路如圖P4.25所示。試求：1該電路的狀態(tài)轉(zhuǎn)

24、換圖；2工作波形圖；3簡述電路的邏輯功能；4對電路做適當(dāng)修改，實(shí)現(xiàn)NN16進(jìn)制計(jì)數(shù) 。P4.25解：12311進(jìn)制加法計(jì)數(shù)器4將N從74LS85的B3B2B1B0輸入即可。26如圖P4.26所示為由計(jì)數(shù)器和數(shù)據(jù)選擇器構(gòu)成的序列信號發(fā)生器，74161為四位二進(jìn)制計(jì)數(shù)器，74LS151為8選1數(shù)據(jù)選擇器。請問：174161接成了幾進(jìn)制的計(jì)數(shù)器？ 2畫出輸出CP、Q0、Q1、Q2、L的波形CP波形不少于10個周期。圖P4.26解：174161接成6進(jìn)制計(jì)數(shù)器 2 波形如下： 27試分析如圖P4.27所示電路的邏輯功能。圖中74LS160為十進(jìn)制同步加法計(jì)數(shù)器，其功能如表P4.27所示。圖P4.27表

25、P4.27 74LS160功能表CPEPET工作狀態(tài)×0×××置 零10××預(yù)置數(shù)×1101保 持×11×0保持但CO=01111計(jì) 數(shù)解：28進(jìn)制加法計(jì)數(shù)器。8421BCD碼輸出28用74161構(gòu)成十一進(jìn)制計(jì)數(shù)器。要求分別用“清零法和“置數(shù)法實(shí)現(xiàn)。解：1清零法2置數(shù)法29試用圖P4.29a所示的電路和最少的門電路實(shí)現(xiàn)圖P4.29b的功能，要求發(fā)光二極管亮三秒暗四秒，周期性地重復(fù)。a b圖P4.29解：30用十六進(jìn)制同步加法計(jì)數(shù)器74161設(shè)計(jì)能自啟動的2421BCD碼十進(jìn)制加法計(jì)數(shù)器，可用必要的門電路。

26、解：2421BCD碼的狀態(tài)轉(zhuǎn)換圖計(jì)至0100時置1011：，D3D2D1D0=1011 ，連線圖為：31設(shè)計(jì)一個可控計(jì)數(shù)器，X=0時實(shí)現(xiàn)8421BCD碼計(jì)數(shù)器，X=1時實(shí)現(xiàn)2421BCD碼計(jì)數(shù)器。8421BCD碼2421BCD碼00000000000100010010001000110011010001000101101101101100011111011000111010011111解：X=0時，計(jì)至9時置0000：，D3D2D1D0=0000X=1時，計(jì)至4時置1011：，D3D2D1D0=1011 ，D2=0，D3=D1=D0=X32如圖P4.32所示為用兩片74161構(gòu)成的100進(jìn)制計(jì)

27、數(shù)器，兩片74161采用同一時鐘信號，每片74161均接成10進(jìn)制計(jì)數(shù)器，然后級聯(lián)。試用QuartusII軟件對電路仿真，從仿真結(jié)果判斷能否實(shí)現(xiàn)100進(jìn)制計(jì)數(shù)，并分析原因。如不能實(shí)現(xiàn)100進(jìn)制計(jì)數(shù)，請對電路做適當(dāng)改良，并用QuartusII對電路重新仿真。圖P4.32解：無法實(shí)現(xiàn)100進(jìn)制計(jì)數(shù)，因?yàn)?，?dāng)計(jì)數(shù)到1001000090時，再來一個CP脈沖就進(jìn)入0000000101。其仿真結(jié)果為：改良后電路對改良后電路的仿真結(jié)果：33用兩片集成計(jì)數(shù)器74161構(gòu)成75進(jìn)制計(jì)數(shù)器，畫出連線圖。解：34用兩片74161和門電路實(shí)現(xiàn)同步雙模計(jì)數(shù)器。當(dāng)M=0時24進(jìn)制，M=1時60進(jìn)制，要求電路不能過渡狀態(tài)。

28、 解： M=0時： M=1時： 35中規(guī)模集成計(jì)數(shù)器74LS193引腳圖和邏輯符號、功能表分別如圖P4.35和如表P4.35所示，其中和分別為進(jìn)位和借位輸出。1請畫出進(jìn)行加法計(jì)數(shù)實(shí)驗(yàn)時的實(shí)際連接電路。2試通過外部的適當(dāng)連線，將74LS193連接成8421BCD碼的十進(jìn)制減法計(jì)數(shù)器。圖P4.35表P4.35輸 入輸 出RDCPUCPDD3D2D1D0Q3Q2Q1Q01×××××××000000××d3d2d1d0d3d2d1d0011××××4位二進(jìn)制加計(jì)數(shù)011××××4位二進(jìn)制減計(jì)數(shù) 解：1進(jìn)行加法計(jì)數(shù)實(shí)驗(yàn)時的電路連接如圖，CPD接1，CPU接計(jì)數(shù)脈沖，RD=0，接1，輸出為Q3、Q2、Q1、Q