ISE TCAD課程設計教學大綱

1、ISE TCAD課程設計教學大綱ISE TCAD環(huán)境的熟悉了解一GENESISeISE TCAD模擬工具的用戶主界面1） 包括GENESISe平臺下如何瀏覽、翻開、保存、增加、刪除、更改工程；增加實驗；增加實驗參數(shù)；改變性能；增加工具流程等；2） 理解根本的工程所需要使用的工具，每個工具的具體功能及相互之間的關系。二工藝流程模擬工具LIGMENT/DIOS，器件邊界及網(wǎng)格加密工具MDRAW1） 掌握根本工藝流程，能在LIGMENT平臺下完成一個完整工藝的模擬；2） ；3） 能直接編輯，并在終端下運行；4） 掌握在MDRAW平臺下進行器件的邊界、摻雜、網(wǎng)格的編輯。三器件仿真工具DESSIS，曲線

2、檢測工具INSPECT和TECPLOT。1） 理解DESSIS文件的根本結構，例如：文件模塊、電路模塊、物理模塊、數(shù)學模塊、解算模塊；2） 應用INSPECT提取器件的參數(shù)，例如：MOSFET的閾值電壓Vt、擊穿電壓BV、飽和電流Isat等；3） 應用TECPLOT觀察器件的具體信息，例如：雜質(zhì)濃度、電場、晶格溫度、電子密度、遷移率分布等。課程設計題目設計一 PN結實驗1） 運用MDRAW工具設計一個PN結的邊界如下圖及摻雜；2） 在MDRAW下對器件必要的位置進行網(wǎng)格加密；3） 編輯*_des d文件，并在終端下運行此程序，考慮偏壓分別在-2V，0V，0.5V時各自的特性；4） 應用TECP

3、LOT工具查看PN 結的雜質(zhì)濃度，電場分布，電子電流密度，空穴電流密度分布。提示：*_des d文件的編輯可以參看軟件中提供的例子并加以修改。所需條件：， 設計二 NMOS管閾值電壓Vt特性實驗1） 運用MDRAW工具設計一個柵長為的NMOS管的邊界及摻雜；2） 在MDRAW下對器件必要的位置進行網(wǎng)格加密；3） 編輯*_des d文件，并在終端下運行此程序；4） 應用INSPECT工具得出器件的Vt特性曲線；注：要求在*_des d文件的編輯時必須考慮到器件的二級效應，如：DIBL效應drain-induced barrier lowering,體效應襯底偏置電壓對閾值電壓的影響，考慮一個即可

4、。提示：*_des d文件編輯重點在于考慮DIBL效應時對不同Vd下柵電壓的掃描，考慮體效應時對不同襯底負偏壓Vsub下柵電壓的掃描。并在MDRAW中改變柵長，如：等，改變氧化層厚度，摻雜濃度重復上述操作，提取各自的閾值電壓進行比擬。設計三 PMOS管Id-Vg特性實驗1） 運用MDRAW工具設計一個柵長為的PMOS管的邊界及摻雜；2） 在MDRAW下對器件必要的位置進行網(wǎng)格加密；3） 編輯*_des d文件，并在終端下運行此程序，其中在Vd為0V時Vg從-2V掃到0V；4） 應用INSPECT工具得出器件的Id-Vg特性曲線,提取閾值電壓值。提示：*_des d文件的編輯必須注意PMOS管與

5、NMOS管的不同，溝道傳輸載流子為空穴。注：嘗試改變柵長，如：，等，再次重復以上步驟。設計四 NMOS 管I d-Vd特性實驗1） 運用MDRAW工具設計一個柵長為的NMOS管的邊界及摻雜；2） 在MDRAW下對器件必要的位置進行網(wǎng)格加密；3） 編輯*_des d文件，并在終端下運行此程序；4） 應用INSPECT工具得出器件的I d-Vd特性曲線。提示：*_des d文件的編輯必須考慮不同柵電壓下的Id-Vd如：，掃描范圍： 0V2V，最后得到一簇I d-Vd曲線。設計五 NMOS 管襯底電流特性實驗1運用MDRAW工具設計一個柵長為的NMOS管的邊界及摻雜；2在MDRAW下對器件必要的位置

6、進行網(wǎng)格加密；3，并在終端下運行此程序；4應用INSPECT工具得出器件的I d-Vd特性曲線，觀察在DD和HD方法下不同的結果。提示：*_des d文件的編輯中在漏電壓為2V時對柵電壓進行掃描從0V到3V注：考慮在DESSIS中用擴散-漂移DD：drift-diffusion：的方法和流體力學HD： hydrodynamics的方法分別進行模擬，且考慮到電子要能到達襯底那么設電子復合速度在襯底處為0Electrode . Name=substrate Voltage=0.0 eRecVelocity=0 設計六 SOI 的閾值電壓Vt特性實驗1） MDRAW工具設計一個SOI的邊界及摻雜絕緣

7、層厚度為50納米，有效；2） 在DIOS下對器件的工藝參數(shù)值進行規(guī)定，在MDRAW中對網(wǎng)格進行再加密；3） 編輯*_des d文件，并在終端下運行此程序，其中Vg從0V掃到3V；4） 應用INSPECT工具得出器件的I d-Vg特性曲線，并提取Vt和gm跨導。設計七 SOI 的I d-Vd特性實驗1） MDRAW工具設計一個SOI的邊界及摻雜絕緣層厚度為50納米，有效；2） 編輯*_des d文件，并在終端下運行此程序；3） 應用INSPECT工具得出器件的I d-Vd特性曲線。注：考慮在DESSIS中用擴散-漂移DD的方法和流體力學HD的方法分別進行模擬，得到的結果有什么不同。設計八 雙極型

8、晶體管實驗即基極開路，集電極-發(fā)射極擊穿電壓1） MDRAW工具設計一個雙極型晶體管平面工藝；2） 在MDRAW下對器件必要的位置進行網(wǎng)格加密；3） 編輯*_des d文件，并在終端下運行此程序，其中集電極偏壓從0V掃到90V；4） 應用INSPECT工具得出器件基極開路時的Ic-Vc特性曲線。提示：*_des d文件的編輯要注意求解時同時考慮兩種載流子，且在發(fā)射極和集電極偏壓為零時對基極電壓進行掃描，然后再對發(fā)射極電壓進行掃描。注：觀察得到的Ic-Vc特性曲線，出現(xiàn)了負阻特性！設計九 生長結工藝的雙極型晶體管試驗 1參看設計八的要求，主要根據(jù)圖示在MDRAW中畫出邊界，并進行均勻摻雜，其中E

9、、B、C三個區(qū)域都是在Si上摻雜； 2畫出VX，EX，估計耗盡層寬度； 3設，畫出VX，EX，px，nx，及電流密度，并計算，推倒和；4Ne=5,Nb=,Nc= 單位：/ 注：其它條件不變，在E為：S i，B、C都為Ge時重復上述過程設計十NMOS管等比例縮小定律的應用1） MODFET的結構如下圖，在MDRAW下MOSFET，其中考慮柵長、氧化層厚度、摻雜濃度、結深的等比例縮?。?） 編輯*_des d文件，并在終端下運行此程序； 3） 在INSPECT中得到Id-Vg曲線圖，驗證其特性參數(shù)如：閾值電壓Vt的變化是否遵循等比例縮小定律。提示：等比例縮小定律：1、CE律恒定電場等比例縮小在MO

10、S器件內(nèi)部電場不變的條件下，通過等比例縮小器件的縱向、橫向尺寸，以增加跨導和減少負載電容，由此提高集成電路的性能。為保證器件內(nèi)部的電場不變，電源電壓也要與器件尺寸縮小同樣的倍數(shù)。2、CV律恒定電壓等比例縮小即保持電源電壓VDD和閾值電壓VT不變，對其他參數(shù)進行等比例縮小。CV律一般只適用于溝道長度大于1um的器件。3、QCE律是對CE律和CV律的折中，通常器件的尺寸縮小倍，但電源電壓只是變?yōu)樵瓉淼?倍。詳見下表：參數(shù)CE恒場律CV恒壓律QCE準恒場律器件尺寸L、W、tox等1/1/1/電源電壓1/1/摻雜濃度2閾值電壓1/1/電流1/2/負載電容1/1/1/電場強度1門延遲時間1/1/21/功

11、耗1/23/2功耗密度133功耗延遲積1/31/2/3柵電容面積1/21/21/2集成密度222參考：甘學溫，黃如，劉曉彥，張興 編著?納米CMOS器件?，科學出版社，2004設計十一 NMOS亞閾值轉移特性試驗1） 運用MDRAW工具設計一個NMOS管的邊界及摻雜；2） 在MDRAW下對器件必要的位置進行網(wǎng)格加密；3） 編輯*_des d文件，并在終端下運行此程序，其中在Vg = 0 V時Vd從0V掃到2V ).4） 應用INSPECT工具得出器件的亞閾值電壓特性曲線，其中Y軸坐標用對數(shù)坐標方便觀察亞閾值斜率，提取亞閾值斜率很亞閾值泄漏電流。提示或改變氧化層厚度10-100，在INSPECT

12、中觀察亞閾值電壓特性曲線，并提取不同的亞閾值電壓值進行比擬。設計十二 二極管工藝流程實驗1） 編寫或在LEGMENT操作平臺下對二極管的整個工藝流程進行模擬：下面給出工藝參數(shù)：襯底摻雜：N-type wafer=Phos/5e14,Orientation=100；氧化淀積：200A；粒子注入：B/30K/5e12/T7；熱退火：temperature=(1100),time=30mine,Atmosphere=Mixture.2） 運行*_dio d文件，觀察其工藝執(zhí)行過程。3） 在MDRAW工具中調(diào)入DIOS中生成的mdr_*.bnd和mdr_* d文件，再對器件的網(wǎng)格進行更進一步的加密。4

13、） 編輯*_des d文件，并在終端下運行此程序，其中考慮二極管偏壓分別在-2V，0V，0.5V時的輸出特性，及其擊穿特性；設計十三 NMOS工藝流程實驗1 編輯文件或在LEGMENT操作平臺下對NMOS進行工藝流程模擬，工藝參數(shù)見注釋；2） 運行*_dio d文件，觀察其工藝執(zhí)行過程。3） 在MDRAW工具中調(diào)入DIOS中生成的mdr_*.bnd和mdr_* d文件，再對器件的網(wǎng)格進行更進一步的加密。4） 編輯*_des d文件，并在終端下運行此程序，其中對其簡單的Id-Vg特性進行模擬；5） 在INSPECT中觀察不同的工藝參數(shù)值對器件的特性有何影響，特別的對閾值電壓的影響。注： simp

14、le nmos example：substrate (orientation=100, elem=B, conc=5.0E14, ysubs=0.0)comment(p-well, anti-punchthrough & Vt adjustment implants)implant(element=B, dose=2.0E13, energy=300keV, tilt=0)implant(element=B, dose=1.0E13, energy=80keV, tilt=7)implant(element=BF2, dose=2.0E12, energy=25keV, tilt=7)comm

15、ent(p-well: RTA of channel implants)diff(time=10s, temper=1050)comment(gate oxidation)diff(time=8, temper=900, atmo=O2 )comment(poly gate deposition)deposit(material=po, thickness=180nm)comment(poly gate pattern)mask(material=re, thickness=800nm, xleft=0, xright=0.09)comment(poly gate etch)etching(m

16、aterial=po, stop=oxgas, rate(aniso=100)etching(material=ox, stop=sigas, rate(aniso=10)etch(material=re)comment(poly reoxidation)diffusion(time=20, temper=900, atmo=O2, po2=0.5)comment(nldd implantation)implant(element=As, dose=4.0E14, energy=10keV, tilt=0)comment(halo implantation)impl(element=B, do

17、se=1.0E13*0.25, energy=20keV, rotation=0, tilt=30)impl(element=B, dose=1.0E13*0.25, energy=20keV, rotation=90, tilt=30)impl(element=B, dose=1.0E13*0.25, energy=20keV, rotation=180, tilt=30)impl(element=B, dose=1.0E13*0.25, energy=20keV, rotation=270, tilt=30)comment(RTA of LDD/HALO implants)DIFFusion(Time=5sec,TEmperature=1050degC)comment(nitride spacer)depo(material=ni, thickness=60nm)etch(material=ni, remove=60nm, rate(a1=100), over=40)etch(material=ox, stop=(pogas), rate(aniso=1