《電工電子技術》作業(yè)(三)

1、電工電子技術作業(yè)（三）一、填空題1、在邏輯關系中，最基本的關系是 與 邏輯 、 或 邏輯和 非 邏輯關系，對應的電路稱為 與門 、 或門 和 非門 。2、CMOS門輸入端口為“與”邏輯關系時，多余的輸入端應接 高 電平，具有“或”邏輯端口的CMOS門多余的輸入端應接 底 電平。3、在時間上和數(shù)值上均作連續(xù)變化的電信號稱為 模擬 信號；在時間上和數(shù)值上離散的信號叫做 數(shù)字 信號。4、三態(tài)門除了 “1” 態(tài)、“0”態(tài)，還有第三種狀態(tài) 高阻狀 態(tài)。5、使用 三態(tài) 門可以實現(xiàn)總線結(jié)構(gòu)；使用 OC 門可實現(xiàn)“線與”邏輯。6、卡諾圖是將代表 最小項 的小方格按 相鄰 原則排列而構(gòu)成的方塊圖。7、兩個與非門

2、構(gòu)成的基本RS 觸發(fā)器的功能有 置0 、 置1 和 保持 。電路中不允許兩個輸入端同時為 0 ，否則將出現(xiàn)邏輯混亂。8、JK 觸發(fā)器具有 置0、 置1、 保持 和 翻轉(zhuǎn) 四種功能。欲使JK 觸發(fā)器實現(xiàn)Qn+1 = Qn 的功能，則輸入端J 應接 1 ，K 應接 1 。9、時序邏輯電路的輸出不僅取決于輸入的狀態(tài)，還與電路 已存 的現(xiàn)態(tài)有關。10、組合邏輯電路的基本單元是 門電路 ，時序邏輯電路的基本單元是 觸發(fā)器 。二、判斷題1、已知邏輯功能，求解邏輯表達式的過程稱為邏輯電路的設計。（ 錯 ）2、組合邏輯電路的輸出只取決于輸入信號的現(xiàn)態(tài)。（ 對 ）3、組合邏輯電路的輸出只取決于輸入信號的現(xiàn)態(tài)。

3、（ 對 ）4、3線8線譯碼器電路是三八進制譯碼器。 （ 錯 ）5、已知邏輯功能，求解邏輯表達式的過程稱為邏輯電路的設計。 （ 對 ）6、編碼電路的輸入量一定是人們熟悉的十進制數(shù)。 （ 錯 ）7、組合邏輯電路中的每一個門實際上都是一個存儲單元。（ 錯 ）8、無關最小項對最終的邏輯結(jié)果無影響，因此可任意視為0或1。 （ 對 ）9、僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是RS 觸發(fā)器。（ 錯 ）10、使用3 個觸發(fā)器構(gòu)成的計數(shù)器最多有8 個有效狀態(tài)。（ 對 ）11、同步時序邏輯電路中各觸發(fā)器的時鐘脈沖CP 不一定相同。（ 錯 ）三、選擇題1、一個兩輸入端的門電路，當輸入為1和0時，輸出不是1的門是（ D ）。

4、 A、與非門 B、或門 C、或非門 D、異或門2、數(shù)字電路中機器識別和常用的數(shù)制是（ A ）。A、二進制 B、八進制 C、十進制 D、十六進制3、四輸入的譯碼器，其輸出端最多為（ D ）。A、4個 B、8個 C、10個 D、16個4、一個兩輸入端的門電路，當輸入為1和0時，輸出不是1的門是（ D ）。A、與非門 B、或門 C、或非門 D、異或門5、多余輸入端可以懸空使用的門是（ B ）。A、與門 B、TTL與非門 C、CMOS與非門 D、或非門6、數(shù)字電路中機器識別和常用的數(shù)制是（ A ）。A、二進制 B、八進制 C、十進制 D、十六進制7、描述時序邏輯電路功能的兩個必不可少的重要方程式是（

5、B ）。A、次態(tài)方程和輸出方程 B、次態(tài)方程和驅(qū)動方程C、驅(qū)動方程和特性方程 D、驅(qū)動方程和輸出方程8、由與非門組成的基本RS 觸發(fā)器不允許輸入的變量組合S R 為（ A ）。A、00 B、01 C、10 D、119、存在空翻問題的觸發(fā)器是（ B ）。A、D 觸發(fā)器 B、鐘控RS 觸發(fā)器C、主從JK 觸發(fā)器 D、維持阻塞D 觸發(fā)器四、簡答題1.答：組合邏輯電路的特點是：任意時刻，電路輸出狀態(tài)僅取決于該時刻的輸入狀態(tài)。分析組合邏輯電路，目的就是清楚該電路的功能。2.答：主要區(qū)別有兩點：時序邏輯電路的基本單元是觸發(fā)器，組合邏輯電路的基本單元是門電路；時序邏輯電路的輸出只與現(xiàn)時輸入有關，不具有記憶性，組合邏輯電路的輸出不僅和現(xiàn)時輸入有關，還和現(xiàn)時狀態(tài)有關，即具有記憶性。五、計算題1.不必化簡F=ABC.F=A+BC.F=AC+BC+AB.2. 解：對應輸入波形，可畫出各門的輸出波形如右圖紅筆所示。3. （a）圖的邏輯函數(shù)式為：（b）圖的邏輯函數(shù)式為：4