CMOS加法器設(shè)計(jì)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上摘 要20世紀(jì)是IC迅速發(fā)展的時(shí)代。計(jì)算機(jī)等信息產(chǎn)業(yè)的飛速發(fā)展推動(dòng)了集成電路（Integrated CircuitIC）產(chǎn)業(yè)。大多數(shù)超大規(guī)模集成電路（Very Large Scale ICVLSI）在日常生活中有著廣泛的應(yīng)用。在這些廣泛應(yīng)用的運(yùn)算中，加法器是組成這些運(yùn)算的基本單元。在高性能微處理器和DSP處理器中，加法器的運(yùn)算時(shí)間至關(guān)重要。加法器運(yùn)算常常處于高性能處理器運(yùn)算部件的關(guān)鍵路徑中，特別是在算術(shù)邏輯單元中加法器的運(yùn)算時(shí)間對(duì)處理器的速度起著決定性的作用。隨著微處理器的運(yùn)算速度越來(lái)越快，對(duì)快速加法器的需求也越來(lái)越高。本文首先介紹了幾種基本的加法器類型以及其工作原理

2、，并重點(diǎn)分析了超前進(jìn)位加法器的組成結(jié)構(gòu)、結(jié)構(gòu)參數(shù)以及其工作原理。同時(shí)還介紹了制約超前進(jìn)位加法器速度的結(jié)構(gòu)參數(shù)因素。然后設(shè)計(jì)研究了2位超前進(jìn)位加法器，并重點(diǎn)分析了它的工作原理、系統(tǒng)結(jié)構(gòu)，并通過(guò)tanner軟件進(jìn)行仿真實(shí)驗(yàn)，從而驗(yàn)證了電路的準(zhǔn)確信。最后介紹了基于2mCMOS工藝MOSIS版圖設(shè)計(jì)的規(guī)則，通過(guò)電路圖繪制出它的版圖，并對(duì)它的版圖與電路圖進(jìn)行了一致性檢測(cè)，進(jìn)一步驗(yàn)證了設(shè)計(jì)的正確性。關(guān)鍵詞： CMOS加法器；高速；超前進(jìn)位；低功耗AbstractThe 20th century is the era of rapid development of the IC . the blooming

3、 development of Computer Science has led to the growth of integrated circuit (IC) devices. Most of the Very Large Scale IC (VLSI) applications. In addition, among these widely used operations, the 1-bit full adder is the building block of these operation modules. In high-performance microprocessors

4、and DSP processor, the adder computing time is of the essence. Basically, the Adder computing were often the critical path in high-performance processors computing components, especially ALU adder plays a decisive role of the speed for computing time in the processor. Along with the speed booming of

5、 microprocessors, the high demand of high-speed adder comes to the Technical and market staff table. Firstly, several basic types of adders is introduced in this assignment, as well as its working principle, and then the structure of CLA, CLA structural parameters are focused on the analysis, as wel

6、l as its working principle. the CLA structural parameters factor of CLA constraints for speed improvement is introduced in this assignment. Then the design of a two-ahead adder, and analyzed its working principle, system architecture, and simulation software by tanner to verify the circuit really su

7、re. Finally, 2m CMOS two-ahead adder the rules and layout problems are described in this assignment，the circuit diagram drawn two-ahead adder circuit layout, and its layout was consistent with the circuit test.Keywords: COMS Adder; High-speed; Carry Look-ahead; Low Power目 錄專心-專注-專業(yè)1. 緒論1.1 加法器研究背景及意

8、義人類社會(huì)的發(fā)展已經(jīng)進(jìn)入了信息時(shí)代，各種信息技術(shù)構(gòu)成了信息時(shí)代的基礎(chǔ)。目前，與信息相關(guān)的計(jì)算機(jī)、微電子及通訊技術(shù)己經(jīng)成為推動(dòng)社會(huì)進(jìn)步和國(guó)家發(fā)展的關(guān)鍵技術(shù)，而微電子技術(shù)又是信息技術(shù)的基礎(chǔ)，因此集成電路產(chǎn)業(yè)己經(jīng)成為整個(gè)電子信息產(chǎn)業(yè)的命脈。而集成電路作為現(xiàn)代信息產(chǎn)業(yè)和信息社會(huì)的基礎(chǔ)，是改造和提升傳統(tǒng)產(chǎn)業(yè)的核心技術(shù)。隨著全球信息化、網(wǎng)絡(luò)化和知識(shí)經(jīng)濟(jì)浪潮的到來(lái)，集成電路產(chǎn)業(yè)的地位越來(lái)越重要，它已成為事關(guān)國(guó)民經(jīng)濟(jì)、國(guó)防建設(shè)、人民生活和信息安全的基礎(chǔ)性、戰(zhàn)略性產(chǎn)業(yè)。到目前為止我國(guó)已經(jīng)成為世界電子信息產(chǎn)品的主要生產(chǎn)國(guó)，對(duì)集成電路需求的增長(zhǎng)是非常驚人的，而我們國(guó)內(nèi)在這方面的供應(yīng)能力顯示出明顯不足。發(fā)展中國(guó)的集成

9、電路，成了中國(guó)政府產(chǎn)業(yè)政策的主導(dǎo)方向。2000年6月，國(guó)務(wù)院下發(fā)了鼓勵(lì)軟件產(chǎn)業(yè)和集成電路產(chǎn)業(yè)發(fā)展的若干政策，引導(dǎo)、鼓勵(lì)資金、技術(shù)和人才等資源投向集成電路產(chǎn)業(yè)。加法器作為各類集成電路模塊的核心部件，其重要性不可忽略。加法運(yùn)算是最重要最基本的運(yùn)算，所有的其他基本算術(shù)運(yùn)算，如減法、乘法、除法運(yùn)算等最終都能歸結(jié)為加法運(yùn)算1。在算術(shù)邏輯單元（ALU）完成的操作中，邏輯操作是按位進(jìn)行，各位之間彼此無(wú)關(guān)，不存在進(jìn)位問(wèn)題，這使得邏輯運(yùn)算速度很快，且是一個(gè)常數(shù)，不需進(jìn)行過(guò)多的優(yōu)化工作。但對(duì)于算術(shù)操作來(lái)說(shuō)，因?yàn)榇嬖谶M(jìn)位問(wèn)題，使得某一位計(jì)算結(jié)果的得出和所有低于它的位相關(guān)。因此，為了減少進(jìn)位傳輸所耗的時(shí)間，提高計(jì)算速

10、度，人們?cè)O(shè)計(jì)了多種類型的加法器，然而高速、低耗加法器的設(shè)計(jì)一直是研究的熱點(diǎn)。隨著微電子技術(shù)的發(fā)展，處理器、計(jì)算機(jī)的字長(zhǎng)成倍的增加，長(zhǎng)加法器也就應(yīng)運(yùn)而生。長(zhǎng)加法器優(yōu)化設(shè)計(jì)的主要目標(biāo)是高速、低耗、資源（面積）開(kāi)銷小，其關(guān)鍵是構(gòu)思高速、高效的進(jìn)位算法與結(jié)構(gòu)。近三十年來(lái)，不斷的涌現(xiàn)出一流的高速加法器:超前進(jìn)位加法器、跳躍進(jìn)位加法器、樹形結(jié)構(gòu)加法器、對(duì)數(shù)跳躍進(jìn)位加法器、混合超前進(jìn)位/選擇進(jìn)位加法器、頂層進(jìn)位級(jí)聯(lián)超前進(jìn)位加法器等。這些高速、高效的進(jìn)位方法一般都是在超前進(jìn)位基礎(chǔ)上的改進(jìn)或者混合進(jìn)位。因此，超前進(jìn)位加法器（簡(jiǎn)稱CLA）很自然地成為優(yōu)化設(shè)計(jì)比較的基準(zhǔn)。再加之CMOS工藝技術(shù)的進(jìn)步，使之速度可以更

11、進(jìn)一步得到提高。當(dāng)今，加法器的設(shè)計(jì)面臨兩大課題，首先是如何降低功耗。隨著便攜式IC產(chǎn)品例如MP3播放器，手機(jī)和掌上電腦等的廣泛使用，要求IC工程師對(duì)現(xiàn)有運(yùn)算模塊的性能作進(jìn)一步改進(jìn)，尤其是在電路的功耗和尺寸方面。由于現(xiàn)在相應(yīng)的電池技術(shù)難以和微電子技術(shù)的發(fā)展速度匹敵，這使得IC設(shè)計(jì)師遇到了許多限制因素，比如高速，大吞吐量，小尺寸，低功耗等。因此，這使得研究低功耗高性能加法單元持續(xù)升溫。另一方面就是如何提高加法器的運(yùn)算速度。因?yàn)榧臃ㄟ\(yùn)算存在進(jìn)位問(wèn)題，使得某一位計(jì)算結(jié)果的得出和所有低于它的位相關(guān)。因此，為了減少進(jìn)位傳輸所耗的時(shí)間，提高計(jì)算速度，人們?cè)O(shè)計(jì)了多種類型的加法器，如超前進(jìn)位加法器（Carry-

12、 Lookahead Adders，CLA），曼徹斯特加法器（Manchester Adder）、進(jìn)位旁路加法器（Carry- Skip Adders， CSKA）、進(jìn)位選擇加法器（Carry- Select Adders，CSLA）等。它們都是利用各位之間的狀態(tài)來(lái)預(yù)先產(chǎn)生高位的進(jìn)位信號(hào)，從而減少進(jìn)位從低位向高位傳遞的時(shí)間。1.2 本論文的主要工作內(nèi)容本文在介紹其它基本加法器的基礎(chǔ)上，進(jìn)一步詳細(xì)介紹了超前進(jìn)位加法器，它避免了串行進(jìn)位加法器的進(jìn)位延遲，提高了速度，雖然加了超前進(jìn)位部分，但仍比選擇進(jìn)位加法器占用資源少，因此超前進(jìn)位加法器成為優(yōu)化設(shè)計(jì)比較的基準(zhǔn)?；谝陨侠碚?，在仿真實(shí)驗(yàn)部分采用數(shù)字設(shè)

13、計(jì)方法進(jìn)行加法器電路設(shè)計(jì)，基于T-spice仿真器，進(jìn)行了超前進(jìn)位加法器的仿真，驗(yàn)證了超前進(jìn)位加法器的各種性能。再根據(jù)電路圖制作出版圖，并進(jìn)行了一致性檢測(cè)。本文內(nèi)容安排：第一章：概述加法器研究背景及意義。第二章：簡(jiǎn)單介紹了幾種常見(jiàn)的加法器以及它們的工作原理，通過(guò)對(duì)比得出不同加法器各自的優(yōu)缺點(diǎn)。其中詳細(xì)闡述了超前進(jìn)位加法器的組成結(jié)構(gòu)、結(jié)構(gòu)參數(shù)以及其工作原理。第三章：設(shè)計(jì)一個(gè)2位二進(jìn)制超前進(jìn)位加法器電路，并進(jìn)行仿真。第四章：根據(jù)第三章設(shè)計(jì)的電路圖繪制出它的版圖。最后對(duì)本文的設(shè)計(jì)做出結(jié)論。2. 基本加法器2.1 加法器數(shù)字電子計(jì)算機(jī)能進(jìn)行各種信息處理，其中最常用的是各種算數(shù)運(yùn)算。因?yàn)樗銛?shù)中的加、減、

14、乘、除四則運(yùn)算，在數(shù)字電路中往往是將其轉(zhuǎn)化為加法運(yùn)算來(lái)實(shí)現(xiàn)的，所以加法運(yùn)算是運(yùn)算電路的核心。能實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的邏輯電路稱為加法器2。2.1.1 半加器不考慮低位來(lái)的進(jìn)位，只對(duì)兩個(gè)一位二進(jìn)制數(shù)相加的運(yùn)算稱為半加。實(shí)現(xiàn)半加運(yùn)算的電路叫做半加器（Half Adder），簡(jiǎn)稱HA。兩個(gè)一位二進(jìn)制數(shù)相加的真值表如表2.1所列，由表2.1可直接寫出半加器的輸出邏輯函數(shù)表達(dá)式： （2.1-1） （2.1-2）表2.1半加法器真值表0011010101100001其中，S為X和Y相加的和，C為X和Y相加的進(jìn)位輸出，從公式可以看出半加器實(shí)質(zhì)上也就是邏輯電路中的異或門。圖2.1（a）是基于NAND2門設(shè)計(jì)的半

15、加器，而圖2.1（b）是基于NOR的設(shè)計(jì)。這兩個(gè)設(shè)計(jì)電路相比較而言，NAND設(shè)計(jì)比較合適，因?yàn)樗苊饬舜?lián)的PFET鏈，但這個(gè)差別并不是一個(gè)主要因素3。 圖2.1（a）NAND2邏輯 圖2.1（b）基于NOR的電路2.1.2 全加器 在實(shí)際作二進(jìn)制加法運(yùn)算時(shí)，一般來(lái)說(shuō)兩個(gè)加數(shù)都不會(huì)是一位，而是多位的。因而需要考慮從低位而來(lái)的進(jìn)位，相對(duì)于半加器而言，這種能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來(lái)的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器4，其真值表參見(jiàn)表2.2所列。表2.2 一位全加器的真值表說(shuō)明000011110011001101010101000101110110

16、10010+0+0=000+0+1=010+1+0=010+1+1=101+0+0=011+0+1=101+1+0=101+1+1=11其中，為兩個(gè)一位的加數(shù)，為來(lái)自低位的進(jìn)位，為和，為向高位的進(jìn)位。根據(jù)真值表可以得出全加器的邏輯表達(dá)式： （2.1-3） （2.1-4） （2.1-5）假設(shè)，表示兩個(gè)加數(shù)，表示和，表示來(lái)自低位的進(jìn)位，表示向高位的進(jìn)位。其邏輯符號(hào)如圖2.2(a)所示，邏輯電路圖如圖2.2(b)所示。 圖2.2（a）全加器符號(hào)及功能表 圖2.2（b）全加器邏輯電路2.2 串行進(jìn)位加法器一般地，將兩個(gè)n位的字相加產(chǎn)生一個(gè)n位的和及一個(gè)進(jìn)位輸出位，后者可以作為另一個(gè)更高位加法器的進(jìn)位輸

17、入，或者作為一個(gè)溢出標(biāo)志。圖2.3為它的一般符號(hào)。串行進(jìn)位加法器實(shí)際上是相加三個(gè)二進(jìn)制字。一個(gè)n位的串行進(jìn)位加法器要求n個(gè)全加器串聯(lián)起來(lái)，其中進(jìn)位輸出位用來(lái)作為下一列的進(jìn)位輸入。圖2.4為一個(gè)4位字的串行進(jìn)位加法器的情形。圖2.3 一個(gè)N位加法器串行進(jìn)位加法器的結(jié)構(gòu)易于連接相鄰的電路，正是由于這一特點(diǎn)，使這個(gè)設(shè)計(jì)的速度較慢。因?yàn)槿魏我粋€(gè)全加器只有當(dāng)它的輸入進(jìn)位有效時(shí)其輸出才有效，最左邊的電路是最后響應(yīng)的。只有在此時(shí)，全加器輸出字的結(jié)果才有效。對(duì)于這種方式，因高位運(yùn)算必須等到低位進(jìn)位來(lái)到后才能進(jìn)行。因此，它的延遲非?？捎^，這對(duì)速度要求比較高的器件顯然達(dá)不到要求。為此，需要對(duì)此電路進(jìn)行改進(jìn)5。圖2

18、.4 4位串行進(jìn)位加法器2.3 進(jìn)位選擇加法器 進(jìn)位選擇加法器又稱為CSA加法器，其主要思想即將前一級(jí)的進(jìn)位先假定為或者0，之后分別計(jì)算出一個(gè)結(jié)果，然后再用前一級(jí)的進(jìn)位來(lái)選擇得到相應(yīng)的結(jié)果，這樣后級(jí)的計(jì)算就不用等候前一級(jí)的進(jìn)位，而是和前級(jí)的計(jì)算并行進(jìn)行，之后再做一個(gè)選擇，從而達(dá)到快速運(yùn)算的目的，當(dāng)然所付出的代價(jià)是它要增加加法器和MUX以及相應(yīng)的互聯(lián)線，犧牲一定的面積和功耗。如果速度比起所占面積來(lái)更為重要，那么這一設(shè)計(jì)就十分合適。進(jìn)位選擇加法器也可以采用多層構(gòu)成，但硬件成本會(huì)相應(yīng)增加。 從另一角度考察進(jìn)位選擇加法器，不難發(fā)現(xiàn)其工作原理的根本思路是：對(duì)于局部同時(shí)計(jì)算出不同情況下的結(jié)果，然后在更大的

19、局部（以至于全局范圍）內(nèi)利用各方面的信息的相互支配關(guān)系，因而可以只需要通過(guò)適當(dāng)?shù)倪x擇就能夠迅速得到整個(gè)區(qū)間在兩種不同情況下的計(jì)算結(jié)果。 這種思想方法在高速算術(shù)運(yùn)算中得到了廣泛的應(yīng)用，如迭代式乘法器和除法器運(yùn)算中運(yùn)算結(jié)果從有符號(hào)數(shù)字記數(shù)法形式轉(zhuǎn)換成無(wú)符號(hào)數(shù)字記數(shù)法的傳遞中轉(zhuǎn)換算法以及通過(guò)選擇實(shí)現(xiàn)舍入等等。應(yīng)當(dāng)注意的是：在進(jìn)位選擇加法器中，用于選擇的信號(hào)扇出負(fù)載為x-y+l。由于加法器構(gòu)造過(guò)程中，每向后一級(jí)，加法器位寬都會(huì)拓寬其兩個(gè)子加法器位寬之和，因而這兩個(gè)選擇信號(hào)的扇出負(fù)載也會(huì)逐級(jí)提高，因而各個(gè)多路選擇器（MUX）的數(shù)據(jù)選取速度也會(huì)逐級(jí)降低。2.4 進(jìn)位旁路加法器進(jìn)位旁路加法器設(shè)計(jì)加速一個(gè)寬位

20、加法器，它使進(jìn)位繞過(guò)整個(gè)加法器的一部分進(jìn)行傳播6。對(duì)4位加法器的情形，這一概念顯示在圖2.5（a）中。進(jìn)位輸入位表示成，而加法器本身產(chǎn)生一個(gè)進(jìn)位輸出位。進(jìn)位旁路電路包括兩個(gè)邏輯門。AND門接受進(jìn)圖2.5（a）進(jìn)位旁路邏輯 圖2.5（b）一般形式位輸入位并且將它與這一組的傳播信號(hào)進(jìn)行比較，上式中運(yùn)用了各自的傳播信號(hào)值。AND門的輸出與進(jìn)行OR操作以產(chǎn)生這一級(jí)的輸出： （2.4-1）如圖2.5所示, 表示i至i+3這一組的塊傳播信號(hào)。如果，那么這一組的進(jìn)位輸出由的值來(lái)決定。如果當(dāng)進(jìn)位輸入位時(shí)，那么這一組的進(jìn)位輸入就自動(dòng)的送入加法器的下一組?！斑M(jìn)位旁路”的名字來(lái)自如下的事實(shí)，即如果條件為真，則進(jìn)位輸

21、入位越過(guò)整個(gè)塊。圖2.5(b)為k位一組時(shí)的一般情況。一個(gè)進(jìn)位旁路塊的尺寸k會(huì)影響這一設(shè)計(jì)的整體速度。已經(jīng)證明，使一個(gè)n位加法器延時(shí)最小的最優(yōu)旁路的尺寸可以估計(jì)為： （2.4-2）進(jìn)位旁路電路還可以嵌套以構(gòu)成多層次的電路。2.5 進(jìn)位保留加法器進(jìn)位保留加法器所基于的概念是一個(gè)全加器實(shí)際上有三個(gè)輸入而產(chǎn)生兩個(gè)輸出如圖2.6所示。雖然我們通常把第三個(gè)輸入與進(jìn)位輸入聯(lián)系起來(lái)，但它同樣也能作為一圖2.6進(jìn)位保留加法器符號(hào)個(gè)“普通”值7。我們可用n個(gè)單獨(dú)的加法器來(lái)構(gòu)成一個(gè)n位的進(jìn)位保留加法器， 如圖2.7所示?！斑M(jìn)位保留”這個(gè)名字來(lái)自如下事實(shí)，即先保留進(jìn)位輸出字而不是立即用它來(lái)計(jì)算最終的和。圖2.7構(gòu)成

22、一個(gè)n位的進(jìn)位保留加法器 進(jìn)位保留加法器在需要相加兩個(gè)以上的數(shù)時(shí)非常有用。由于這一設(shè)計(jì)自動(dòng)避免了在進(jìn)位輸出位中的延時(shí)，因此一個(gè)進(jìn)位保留加法器鏈比起用標(biāo)準(zhǔn)加法器或者用時(shí)鐘控制的同步電路周期性的操作要快。2.6 超前進(jìn)位加法器對(duì)于兩個(gè)多位數(shù)相加的情況，每一位都是帶進(jìn)位相加，這時(shí)，只要依次將低位的進(jìn)位輸出接到高位的進(jìn)位輸入，就可以構(gòu)成多位加法器。對(duì)于多位加法器而言，每一位的相加結(jié)果都必須等到低一位的進(jìn)位產(chǎn)生以后才能建立起來(lái)，那么這種加法器的缺點(diǎn)也是顯而易見(jiàn)的8。就 4 位加法器算法而言，在最壞情況下，做一次加法運(yùn)算需要經(jīng)過(guò) 4 個(gè)全加器的傳輸時(shí)間才能得到最終運(yùn)算結(jié)果。對(duì)串行進(jìn)位加法器研究可得，運(yùn)算的

23、延遲主要是由于進(jìn)位的延遲引起的，為了提高運(yùn)算速度，必須盡量減小由于進(jìn)位信號(hào)逐級(jí)傳遞所耗費(fèi)的時(shí)間。所以最好能在相加運(yùn)算一開(kāi)始就得到高位的進(jìn)位輸入信號(hào)。根據(jù)上述原理，如果通過(guò)邏輯電路事先得出加到每一位全加器上的進(jìn)位輸入信號(hào)，而不是從最低位開(kāi)始逐位傳遞進(jìn)位信號(hào)，就可以有效地提高運(yùn)算速度，節(jié)省運(yùn)算時(shí)間。把實(shí)現(xiàn)這種加法的器件叫做超前進(jìn)位加法器。超前進(jìn)位鏈能夠有效減少進(jìn)位的延遲，它由進(jìn)位門產(chǎn)生進(jìn)位，各進(jìn)位彼此獨(dú)立，不依賴于進(jìn)位傳播。因此延遲非常小，速度非常高。既然進(jìn)位已經(jīng)解決，則加法器的值 也不存在問(wèn)題。 （1）CLA的原理設(shè)一個(gè) n 位的加法器的第 i 位輸入為 、，輸出 和 ，其中是低位來(lái)的進(jìn)位， (

24、i=n-1，n-2，1，0)是向高位的進(jìn)位，是整個(gè)加法器的進(jìn)位輸入，而是整個(gè)加法器的進(jìn)位輸出。則 (2.6-1) (2.6-2)令： (2.6-3) (2.6-4)則： (2.6-5)只要 ，就會(huì)產(chǎn)生向 i+1 位的進(jìn)位，稱 g 為進(jìn)位產(chǎn)生函數(shù)；同樣，只要，就會(huì)把傳遞到 i+1 位，所以稱 p 為進(jìn)位傳遞函數(shù)。把式(2.6-5)展開(kāi)得到： (2.6-6)隨著位數(shù)的增加式(2.6-6)會(huì)加長(zhǎng)，但總保持三個(gè)邏輯級(jí)的深度，因此形成進(jìn)位的延遲是與位數(shù)無(wú)關(guān)的常數(shù)。一旦進(jìn)位()算出以后，和也就可由式(2.6-1)得出。使用上述公式來(lái)并行產(chǎn)生所有進(jìn)位的加法器就是超前進(jìn)位加法器。產(chǎn)生 和 需要一級(jí)門延遲，需要

25、兩級(jí)，需要兩級(jí)，總共需要五級(jí)門延遲。與串聯(lián)加法器（一般要 2n 級(jí)門延遲）相比，（特別是 n 比較大的時(shí)候）超前進(jìn)位加法器的延遲時(shí)間大大縮短了。（2）CLA的組成直接使用式（2.6-6）形成的電路是不規(guī)則的，并且需要長(zhǎng)線驅(qū)動(dòng)，需要大驅(qū)動(dòng)信號(hào)和大扇入門。當(dāng)位數(shù)較多時(shí)，這種實(shí)現(xiàn)方式不太現(xiàn)實(shí)。我們可以改進(jìn)超前進(jìn)位電路，使其具有規(guī)則性。改進(jìn)后的CLA由加法器單元、進(jìn)位輔助電路和超前進(jìn)位單元（LAC）3種單元電路組成。其中加法器單元和進(jìn)位輔助電路一起構(gòu)成完整的底層CLA模塊。底層CLA模塊可直接級(jí)聯(lián)成底層CLA10。當(dāng)級(jí)聯(lián)數(shù)較大，底層CLA模塊間進(jìn)位延遲時(shí)間太長(zhǎng)，可以將l2個(gè)底層CLA模塊與組位數(shù)為l2

26、的超前進(jìn)位單元LAC一起組成二層CLA模塊。由LAC給底層模塊提供進(jìn)位輸入，提高進(jìn)位速度。二層CLA模塊亦可直接級(jí)聯(lián)成二層CLA，如圖2.8所示。同理，可組成m層CLA模塊和m層模塊級(jí)聯(lián)CLA。圖2. 8 CLA結(jié)構(gòu)（3） CLA底層模塊 對(duì)于n位加法器，假設(shè)n=2k，其中k為整數(shù)。選擇一個(gè)位的位置i，設(shè)它是4的倍數(shù)對(duì)從i至i+3位構(gòu)成一個(gè)4位的CLA電路。它用“產(chǎn)生”和“傳播”位來(lái)產(chǎn)生通常的進(jìn)位輸出位 ，和，但同時(shí)也計(jì)算出塊產(chǎn)生信號(hào)G和塊傳播信號(hào)P它們代表了i至i+3這一組的整體特性并且能夠送到加法器的更高位部分。塊產(chǎn)生信號(hào)CT的邏輯表達(dá)式為: （2.6-7）塊傳播信號(hào)P的邏輯表達(dá)式為： （

27、2.6-8）圖2.9 底層4位超前進(jìn)位加法器模塊根據(jù)式（2.6-1），（2.6-3），（2.6-4），（2.6-5），(2.6-7)，和（2.6-8）可得CLA底層模塊（l1=4，k1=0）電路圖，如圖2.9所示。（4）超前進(jìn)位單元LAC（Look Ahead Carry）以12=4，k2=0的LAC單元為例，由（2.6-5），（2.6-7），（2.6-8）式可得：圖2.10 16位LAC邏輯圖 （2.6-9） （2.6-10） （2.6-11） （2.6-12） （2.6-13）由式（2.6-10），（2.6-12）和（2.6-13）可得超前進(jìn)位單元LAC的邏輯電路圖，見(jiàn)圖2.10 LAC與

28、底層模塊相比，無(wú)加法器單元而與進(jìn)位輔助單元邏輯上基本相同。本章小結(jié)本章內(nèi)容主要介紹了幾種基本的加法器以及它們的工作原理，并進(jìn)一步通過(guò)比較得出了它們各自的優(yōu)缺點(diǎn)，串行進(jìn)位加法器的運(yùn)算速度較慢，而選擇進(jìn)位加法器、進(jìn)位旁路加法器和進(jìn)位保留加法器它們雖然在運(yùn)算速度上有所提高，可是它們卻增加了面積，從而功耗升高。超前進(jìn)位加法器（CLA）設(shè)計(jì)用來(lái)克服由于進(jìn)位影響引起的時(shí)間滯后。詳細(xì)的介紹了超前進(jìn)位加法器的組成、結(jié)構(gòu)和原理。超前進(jìn)位加法器是由加法器單元、進(jìn)位輔助電路和超前進(jìn)位單元（LAC）3種單元電路組成，其中加法器單元和進(jìn)位輔助電路一起構(gòu)成完整的底層CLA模塊，而超前進(jìn)位單元級(jí)聯(lián)可組成二層LAC模塊。因此

29、我們?cè)谶x擇加法器的時(shí)候，可以根據(jù)我們的具體需要去選擇相適應(yīng)的加法器。3. 超前進(jìn)位加法器設(shè)計(jì)及仿真3.1 超前進(jìn)位加法器電路仿真實(shí)驗(yàn)環(huán)境本文采用數(shù)字設(shè)計(jì)方法進(jìn)行加法器電路設(shè)計(jì)，仿真的軟件平臺(tái)采用Tanner Research公司的tanner tools Pro EDA工具，基于T-spice仿真器，W-Edit波形觀察器查看波形，進(jìn)行了超前進(jìn)位加法器的仿真，驗(yàn)證超前進(jìn)位加法器的各種性能。Tanner Pro EDA11工具是由Tanner Research公司開(kāi)發(fā)的系列集成電路設(shè)計(jì)軟件，包括前端設(shè)計(jì)工具（Front End Tools）、物理版圖設(shè)計(jì)工具（Physical Layout To

30、ols）和驗(yàn)證工具（Verification Tools）等。前端設(shè)計(jì)工具包括：電路設(shè)計(jì)工具（S-Edit）、仿真驗(yàn)證工具（T-Spice）、波形分析工具（W- Edit）；物理版圖設(shè)計(jì)工具包括：L-Edit版圖編輯器（L-Edit Layout Editor）、L-Edit交互式DRC驗(yàn)證工具（L-Edit Interactive-DRC）、電路驅(qū)動(dòng)版圖工具（Schematic Driven Layout）、L-Edit標(biāo)準(zhǔn)單元布局布線工具（L-Edit Standard Place and Route）和器件自動(dòng)生成工具（Device Generators）；驗(yàn)證工具包括：設(shè)計(jì)規(guī)則驗(yàn)證工具

31、（L-Edit Standard DRC）、版圖與電路圖一致性檢查工具（L-Edit LVS）、提取工具（L-Edit Spice Netlist Extraction）、節(jié)點(diǎn)高亮工具（L-Edit Node Highlighting）等。用整套Tanner軟件設(shè)計(jì)集成電路的流程12如圖所示：圖3.1用Tanner軟件設(shè)計(jì)集成電路的流程 與其他集成電路設(shè)計(jì)軟件相比，Tanner EDA工具最大的有點(diǎn)就是它是在Windows平臺(tái)上面開(kāi)發(fā)的集成電路設(shè)計(jì)軟件，容易操作，使工程師和初學(xué)者能夠很容易學(xué)習(xí)和設(shè)計(jì)集成電路，而且它的價(jià)格低廉，適應(yīng)中小型集成電路設(shè)計(jì)公司使用，尤其是其中的L-Edit版圖編輯器，

32、在國(guó)內(nèi)應(yīng)用范圍廣泛，具有知名度。3.2 超前進(jìn)位加法器電路仿真電路圖及仿真結(jié)果本文采用先部分后整體的原則，依次畫出2位超前進(jìn)位加法器的各個(gè)小單元器件，如反相器、與或門及異或門，當(dāng)每個(gè)小單元器件都繪制完成后，再進(jìn)行2位超前進(jìn)位加法器的拼接。首先介紹各個(gè)小單元晶體管級(jí)電路設(shè)計(jì)與仿真。（1）反相器的晶體管電路及仿真。1）打開(kāi)S-Edit程序：執(zhí)行tanner S-Edit目錄下的sedit.exe文件。2）選擇FileSave As命令打開(kāi)“另存為”對(duì)話框，在“文件名”文本框中輸入新文件名反相器。3）環(huán)境設(shè)置：S-Edit默認(rèn)的工作環(huán)境是黑底白線，本文修改為白底黑線。再選取SetupColors命令

33、，打開(kāi)Color將各顏色設(shè)置成圖3.2所示的狀態(tài)。圖3.2 S-Edit工作環(huán)境的設(shè)置4）瀏覽組件庫(kù)：選擇 ModuleSymbol Browser 命令，打開(kāi) Symbol Browser 對(duì)話框，單擊 Add Library按鈕，在TannerS-Editlibrary目錄下引入 scmos.sdb，spice.sdb，pages .sdb 與 element.sdb這幾組件庫(kù)中的模塊。5）從組件庫(kù)引用模塊：從元件庫(kù)中選擇NMOS、PMOS、Vdd和GND這4個(gè)模塊到反相器文件。6）編輯反相器：將各元件位置移成圖3.3所示：圖3.3 各元件位置 圖3.4（a）反相器晶體管電路 圖3.4（b

34、） 反相器仿真結(jié)果通過(guò)對(duì)仿真波形圖輸入、輸出進(jìn)行分析，可以制得表3.1：表3.1 反相器的仿真分析表TIMEA B0-30ns30-60ns60-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns0 1 0 1 0 1 0 1 0 1 1010101010300-330ns360-390ns390-400ns010101由表3.1可得，當(dāng)A為0時(shí)，反相器的輸出端B=0，當(dāng)A為1時(shí)，反相器的輸出端B=1，滿足反相器的設(shè)計(jì)要求。反相器晶體管電路的操作步驟基本相同，以下與或門、異或門和2位超前進(jìn)位加法器的具體操作步驟本

35、文在此不在做詳細(xì)說(shuō)明。（2）異或門的邏輯及晶體管電路、仿真。圖3.5（a） 異或門邏輯 圖3.5（b） 異或門晶體管電路圖3.6 異或門的T-spice參數(shù)設(shè)置圖3.7 異或門的仿真結(jié)果通過(guò)仿真波形圖輸入、輸出進(jìn)行分析，可以制得表3.2：表3.2 異或門的仿真分析表TIMEA B S0-60ns60-90ns90-120ns120-150ns150-180ns180-240ns240-300ns300-330ns330-360ns360-390ns0 1 1 0 0 1 1 1 0 0 1 1 0 1 1 0 0 1 1 1 1110001110由表3.2可得，當(dāng)A，B同時(shí)為1時(shí)，異或門的輸出

36、端S=0，當(dāng)A，B一個(gè)為1、另一個(gè)為0時(shí)，異或門的輸出端S=1，滿足異或門的設(shè)計(jì)要求。（3） 與或門的邏輯及晶體管電路、仿真。圖3.8（a） 與或門邏輯 圖3.8（b） 與或門晶體管電路圖3.8（c） 與或門的T-spice參數(shù)設(shè)置圖3.8（d） 與或門的仿真結(jié)果通過(guò)仿真波形圖輸入、輸出進(jìn)行分析，可以制得表3.3：表3.3 與或門的仿真分析表TIME A B C D Q0-30ns30-60ns0 1 0 0 0 1 1 1 0160-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns300-330ns330-3

37、60ns360-390ns1 0 0 1 1 1 1 0 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 1 0 0 11 1 1 00 1 0 101000101010由表3.3可知，當(dāng)A和B有一個(gè)0，C和D有一個(gè)0時(shí)，與或門的輸出端Q=0，當(dāng)A和B同時(shí)是1或C和D同時(shí)為1時(shí)，與或門的輸出端Q=1，滿足與或門的設(shè)計(jì)要求。（4）2位超前進(jìn)位加法器的邏輯和晶體管電路、仿真。 本論文的2位超前進(jìn)位加法器由異或門、與或門、與門組成。如圖3.9（a）：圖3.9（a） 2位超前進(jìn)位加法器的邏輯圖3.9（b） 2位超前進(jìn)位加法器的晶體管電路 圖3.10 2位

38、超前進(jìn)位加法器的T-spice的參數(shù)設(shè)置圖3.11 2位超前進(jìn)位加法器的門級(jí)仿真結(jié)果（1）圖3.12 2位超前進(jìn)位加法器的門級(jí)仿真結(jié)果（2）通過(guò)對(duì)仿真波形圖輸入、輸出進(jìn)行分析，可以制得表3.4：表3.4 2位超前進(jìn)位加法器的門級(jí)仿真分析表TIMEA0 B0 C0 A1 B1 S0 S1 C10-30ns30-60ns60-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns300-330ns330-360ns360-390ns0 1 1 0 0 1 1 0 1 0 0 0 1 1 1 1 1 1 0 0 0 1 0

39、 1 1 1 1 0 0 1 0 0 1 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 0 0 1 1 11 1 1 0 00 1 0 1 10 1 00 0 11 0 11 1 01 0 10 0 11 1 00 1 10 1 00 0 11 0 11 1 01 0 1 由表3.4可知，所設(shè)計(jì)的2位超前進(jìn)位加法器滿足設(shè)想的設(shè)計(jì)要求。本章小結(jié) 本章主要闡述了仿真的實(shí)驗(yàn)環(huán)境、介紹了Tanner pro軟件的基本概念及操作步驟，并對(duì)組成2位超前進(jìn)位加法器的各個(gè)單元邏輯及晶體管電路進(jìn)行設(shè)計(jì)繪制，同時(shí)對(duì)這些電路進(jìn)行T-spice波形仿真。最后將這些單元組合成完整的2位超前進(jìn)位加法

40、器，進(jìn)行仿真。4. 基于2umCMOS超前進(jìn)位加法器版圖設(shè)計(jì)版圖（Layout）是集成電路設(shè)計(jì)者將設(shè)計(jì)并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。版圖的設(shè)計(jì)有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點(diǎn)而制定的。不同的工藝，有不同的設(shè)計(jì)規(guī)則 。版圖在設(shè)計(jì)的過(guò)程中要進(jìn)行定期的檢查，避免錯(cuò)誤的積累而導(dǎo)致難以修改。版圖設(shè)計(jì)流程13：圖4.1 版圖設(shè)計(jì)流程1）系統(tǒng)規(guī)范化說(shuō)明（System Specification）包括系統(tǒng)功能、性能、物理尺寸、設(shè)計(jì)模式、制造工藝、設(shè)計(jì)周期、設(shè)計(jì)費(fèi)用等等。2）功能設(shè)計(jì)（Function Desig

41、n）將系統(tǒng)功能的實(shí)現(xiàn)方案設(shè)計(jì)出來(lái)。通常是給出系統(tǒng)的時(shí)序圖及各子模塊之間的數(shù)據(jù)流圖。3）邏輯設(shè)計(jì)（Logic Design） 這一步是將系統(tǒng)功能結(jié)構(gòu)化。通常以文本、原理圖、邏輯圖表示設(shè)計(jì)結(jié)果，有時(shí)也采用布爾表達(dá)式來(lái)表示設(shè)計(jì)結(jié)果。4）電路設(shè)計(jì)（Circuit Design）電路設(shè)計(jì)是將邏輯設(shè)計(jì)表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn)。 5）物理設(shè)計(jì)（Physical Design or Layout Design）物理設(shè)計(jì)或稱版圖設(shè)計(jì)是VLSI設(shè)計(jì)中最費(fèi)時(shí)的一步。它要將電路設(shè)計(jì)中的每一個(gè)元器件包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。6）設(shè)計(jì)驗(yàn)證（Design Verific

42、ation）在版圖設(shè)計(jì)完成以后，非常重要的一步工作是版圖驗(yàn)證。主要包括：設(shè)計(jì)規(guī)則檢查（DRC）、版圖的電路提取（NE）、電學(xué)規(guī)檢查（ERC）和寄生參數(shù)提?。≒E） 4.1 版圖設(shè)計(jì)規(guī)則用特定工藝制造電路的物理掩膜版圖都必須遵循一系列幾何圖形排列的規(guī)則，這些規(guī)則稱為版圖設(shè)計(jì)規(guī)則。設(shè)計(jì)規(guī)則是以晶圓廠實(shí)際制造過(guò)程為基準(zhǔn)，經(jīng)過(guò)實(shí)際驗(yàn)證過(guò)的一整套參數(shù)，是進(jìn)行版圖設(shè)計(jì)必須遵守的規(guī)則，版圖設(shè)計(jì)是否符合設(shè)計(jì)規(guī)則是流片是否成功的一個(gè)關(guān)鍵。設(shè)計(jì)規(guī)則包括幾何規(guī)則、電學(xué)規(guī)則以及走線規(guī)則。設(shè)計(jì)規(guī)則可分類為：1）拓?fù)湓O(shè)計(jì)規(guī)則（絕對(duì)值）：最小寬度、最小間距、最短露頭、離周邊最短距離）；2）設(shè)計(jì)規(guī)則（相對(duì)值）：最小寬度w=m

43、、最小間距s=n、最短露頭t=l、離周邊最短距離d=h（由IC制造廠提供，與具體的工藝類型有關(guān)，m、n、l、h為比例因子，與圖形類形有關(guān)）；3）寬度規(guī)則（width rule）：寬度指封閉幾何圖形的內(nèi)邊之間的距離。在利用DRC(設(shè)計(jì)規(guī)則檢查)對(duì)版圖進(jìn)行幾何規(guī)則檢查時(shí)，對(duì)于寬度低于規(guī)則中指定的最小寬度的幾何圖形，計(jì)算機(jī)將給出錯(cuò)誤提示。圖4.1最小寬度、最大寬度4）間距規(guī)則（Separation rule）：間距指各幾何圖形外邊界之間的距離。 圖4.2（a）同一工藝層的間距(spacing) 圖4.2（b）不同工藝層的間距(separation)5）交疊規(guī)則（Overlap rule）交疊有兩種形

44、式：<1>一個(gè)幾何圖形內(nèi)邊界到另一個(gè)圖形的內(nèi)邊界長(zhǎng)度（intersect）<2>一個(gè)幾何圖形外邊界到另一個(gè)圖形的內(nèi)邊界長(zhǎng)度（enclosure）圖4.3（a） Intersect 圖4.3（a） enclosure制定設(shè)計(jì)規(guī)則的主要目的是為了在制造時(shí)能用最小的硅片面積達(dá)到較高的成品率和電路可靠性。（1）本論文設(shè)計(jì)使用的設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則隨工藝的不同而改變。因?yàn)長(zhǎng)-Edit的編輯環(huán)境預(yù)設(shè)在P型基板上，所以本次版圖設(shè)計(jì)采用N阱工藝。設(shè)計(jì)規(guī)則采用MOSIS規(guī)則。MOSIS版圖設(shè)計(jì)規(guī)則屬于準(zhǔn)則，是由美國(guó)MOSIS集團(tuán)制定的。此規(guī)則中值定為=2um。設(shè)計(jì)規(guī)則具體內(nèi)容如下：圖4.4

45、MOSIS版圖設(shè)計(jì)規(guī)則4.2 CMOS的版圖繪制（1）CMOS電路中晶體管尺寸的估算1）反向器尺寸的確定 由于NMOS管和PMOS管中載流子的遷移率不同（即uN=2uP）當(dāng)NMOS管和PMOS管的尺寸相等時(shí)，下降時(shí)間比上升時(shí)間短。而上升時(shí)間會(huì)與下降時(shí)間近似相等并使平均傳遞時(shí)間變短、電路速度變快時(shí)，則PMOS溝道的寬度是NMOS的二倍左右，但是電路布局面積、動(dòng)態(tài)功耗會(huì)因此增加。圖4.5為晶體管最小尺寸的設(shè)計(jì)規(guī)則，下面就以最小尺寸的反相器為例，以模型來(lái)進(jìn)行簡(jiǎn)單分析。假n管的遷移率為p管的4倍，因圖4.5 晶體管最小尺寸的設(shè)計(jì)規(guī)則此要使得上升時(shí)間與下降時(shí)間相等，那么p管的溝道寬度要是n管的4倍。在理

46、想狀況下考慮，n溝道與p溝道的電容參數(shù)是一樣且長(zhǎng)度也相同，因此負(fù)載電容大小與各柵極寬度成正比，其中包含了柵極電容與擴(kuò)散電容。另外，電阻性欲遷移率和長(zhǎng)寬有關(guān)，所以4倍寬的p管與單倍寬的n管有相同的電阻值R，而最小寬度的p管其電阻值為n管的4倍（4R）。最小尺寸的反相器的負(fù)載為兩個(gè)最小尺寸的MOS，負(fù)載電容為2C，所以兩個(gè)最小尺寸反相器串聯(lián)所需的延遲時(shí)間為 （4.1）經(jīng)過(guò)晶體管尺寸大小調(diào)整之后，p溝道的寬度為n溝道的4倍而長(zhǎng)度不變，因此其負(fù)載包括一個(gè)最小尺寸的MOS和一個(gè)4倍最小尺寸的MOS，所以負(fù)載電容為5C，經(jīng)過(guò)調(diào)整之后的串接反相器所需的延遲時(shí)間為 （4.2）由此可知道要保證邏輯電平從低到高和

47、從高到低的兩種變化速度相同，則上拉管的寬度必須是下拉管寬度的3到4倍。而對(duì)于異或門，在晶體管串聯(lián)的地方需要使用更寬的晶體管?；蚍情T的上拉管網(wǎng)絡(luò)由兩個(gè)P型晶體管串聯(lián)而成。因此P型晶體管必須是N型晶體管的3到4倍寬，這兩種管子的有效電阻才可能相等。再根據(jù)設(shè)計(jì)規(guī)則，這個(gè)單位晶體管的尺寸為： 2）其它晶體管尺寸的確定確定了單位晶體管以后，其它的晶體管的尺寸都可以將單位晶體管按比例放大而得到。下面就來(lái)確定異或門中其它的晶體管尺寸。由于與非門電路中的各級(jí)門都不存在驅(qū)動(dòng)大負(fù)載的情況，所以不需要考慮驅(qū)動(dòng)大負(fù)載的情況下前一級(jí)門電路尺寸對(duì)次一級(jí)門時(shí)延的影響。因此對(duì)于第一級(jí)中的兩個(gè)反相器，其尺寸可以完全與最后一級(jí)反

48、相器的尺寸相同，也就是下拉管的尺寸等于單位晶體管的尺寸，而上拉管的尺寸為，。對(duì)于各級(jí)異或門，由于上拉管網(wǎng)絡(luò)晶體管的寬度是下拉管網(wǎng)絡(luò)晶體管的兩倍，下拉管網(wǎng)絡(luò)晶體管與單位晶體管相同，因此最終確定異或門的上拉管網(wǎng)絡(luò)的PMOS寬度為 ，下拉管網(wǎng)絡(luò)的NMOS寬度為，長(zhǎng)度則均為。（2）反相器版圖的繪制反相器是最簡(jiǎn)單的CMOS電路，它的版圖也相對(duì)簡(jiǎn)單。由圖3.2（a）可以看出反相器是由PMOS、NMOS輸入和輸出組成。而PMOS和NMOS的步驟基本相同，以PMOS為例，其版圖各層的順序是：N阱；P Select；有源區(qū)；多晶硅；有源區(qū)接觸孔。NMOS沒(méi)有N阱，步驟中的P Select換為N Select，其它均相同。以下為PMOS版圖繪制的步驟：1）繪制N阱，如圖4.2 (a)；2）繪制P Select，如圖4.2(b)；3）繪制有源區(qū)，如圖4.2(c)；3）繪制柵極多晶硅，如圖4.2(d)；4）繪制有源區(qū)接觸孔，如圖4.2(e)。