CMOS集成電路閂鎖效應(yīng)形成機(jī)理和對(duì)抗措施解析

1、摘要：0.0前言0.1 閂鎖效應(yīng)產(chǎn)生背景1.2 CMOS反相器1.2.1反相器電路原理1.2.2反相器工藝結(jié)構(gòu)2.3閂鎖效應(yīng)基本原理3.3.1 閂鎖效應(yīng)簡(jiǎn)介3.3.2閂鎖效應(yīng)機(jī)理研究3.3.3閂鎖效應(yīng)觸發(fā)方式5.4閂鎖措施研究.5.4.1 版圖級(jí)抗栓所措施5.4.2工藝級(jí)抗閂鎖措施7.4.3電路應(yīng)用級(jí)抗閂鎖措施9.5結(jié)論9.參考文獻(xiàn)：.10CMOS!成電路閂鎖效應(yīng)形成機(jī)理和對(duì)抗措施摘要：CMOSScaling理論下器件特征尺寸越來(lái)越小，這使得CMOS路結(jié)構(gòu)中的閂鎖效應(yīng)日益突出。閂鎖是CMOS路結(jié)構(gòu)所固有的寄生效應(yīng)，這種寄生的雙極晶體管一旦被外界條件觸發(fā)，會(huì)在電源與地之間形成大電流通路，導(dǎo)致器件

2、失效。閂鎖效應(yīng)已成為CMO集成電路在實(shí)際應(yīng)用中主要失效的原因之一。本文以反相器電路為，介紹了CM0集成電路的工藝結(jié)構(gòu)；采用雙端PNPN吉構(gòu)模型.較為詳細(xì)地分析了CM0ife路閂鎖效應(yīng)的形成機(jī)理；給出了產(chǎn)生閂鎖效應(yīng)的必要條件與閂鎖的觸發(fā)方式，介紹了在電路版圖級(jí)、工藝級(jí)和電路應(yīng)用時(shí)如何采用各種有效的技術(shù)手段來(lái)避免、降低或消除閂鎖的形成，這是CMOS成電路得到廣泛應(yīng)用的根本保障。關(guān)鍵詞：CM0S®成電路；閂鎖效應(yīng)；功耗；雙端pnpn結(jié)；可控硅StudyonthemechanismofLatch-upeffectinCMOSICanditscountermeasuresWangxinAbst

3、ract:DevicechannellengthbecomemoreandmoreshortunderCMOSScaling,suchthatlatch-upeffectinCMOSstructureisstandoutincreasingly.LatchupisaparasiticeffectinCMOScircuits.OncetheparasiticBJTistriggered,therewillbehighcurrentfromVDDtoGND,whichmakesthechipinvalidation.LatchupphenomenonbecomethemainreasonofCMO

4、SICapplied.Basedoninverter,thestructureofCMOSICarepresented,ThemodelofpnpndiodeistooktoanalyzethemechanismofLatchupeffectinCMOSC.Thenecessaryconditionsandthetriggermodeofthelatch-uparegiven.Manymeansareintroducedtohowtoavoid,decreaseoreliminatetheLatchupeffectinlayout,technologicalprocessandcircuits

5、applicationlevel.ItguaranteethewideutilizationforCMOSIC.Keywords:CMOSICLatchupeffect;powerdissipation；pnpndiode;thyristor.0前言CMOS(ComplementaryMetalOxideSemiconductor)集成電路是目前大規(guī)(LSI)和超大規(guī)模(VLSI)集成電路中廣泛應(yīng)用的一種電路結(jié)構(gòu)，1963年由萬(wàn)富(Wanlass)和薩支唐(Sah)提出1，它是將NMOS(N溝道MOS)和PMOS(P溝道MOS)組臺(tái)所形成的邏輯器件.CMOS電路的主要優(yōu)點(diǎn)是它只有在邏輯狀態(tài)轉(zhuǎn)換

6、時(shí)(例如從0到1)才會(huì)產(chǎn)生較大的瞬態(tài)電流，而在穩(wěn)定狀態(tài)時(shí)只有極小的電流流過(guò)，當(dāng)它應(yīng)用丁數(shù)字邏輯電路時(shí)，功率損耗可以大幅減少，通常只有幾個(gè)納瓦2,3.當(dāng)每個(gè)芯片上的器件數(shù)目增多時(shí)，功率消耗變成一個(gè)主要限制因素，低功率消耗就成為CMOS電路最吸引人的特色.此外，CMOS結(jié)構(gòu)還有較佳的噪聲抑制能力、很高的輸人阻抗等特性.相對(duì)丁傳統(tǒng)的雙極型、NMOS、PMOS結(jié)構(gòu)的集成電路而言，其優(yōu)越性是毫無(wú)疑問(wèn)的，隨著集成電路復(fù)雜度的增加，制造工藝技術(shù)由NMOSX藝轉(zhuǎn)到了CMOS工藝對(duì)先進(jìn)集成電路而言，CM0S技術(shù)是最主要的技術(shù).實(shí)際上，在ULSI（甚大規(guī)模集成電路）電路中，唯有CMOS能勝任。盡管CMO結(jié)構(gòu)的電路

7、有眾多優(yōu)點(diǎn)，但它并非完美無(wú)缺.比如，它的工藝要求比NMOS雜（需要額外的阱形成技術(shù)）、器件占用硅片面積比較大（相對(duì)丁NMOS言，難以小型化）更主要的是，CMOS構(gòu)會(huì)形成電路的閂鎖1.2.3（乂稱閉鎖、自鎖、閘流效應(yīng)），這是CMOS路與生俱來(lái)的寄生效應(yīng)，它會(huì)嚴(yán)重影響電路的功能，造成電路功能混亂甚至電路根本無(wú)法工作或燒毀.這是早期CM0S術(shù)不能被接受的重要原因之一.目前，無(wú)論從電路結(jié)構(gòu)還是從制作工藝技術(shù)上都采取了一些技術(shù)來(lái)避免閂鎖的形成，從而使CMOS路的各種優(yōu)點(diǎn)得以充分發(fā)揮。1閂鎖效應(yīng)產(chǎn)生背景早在1962年CMOS構(gòu)就被提出，但其應(yīng)用被局限丁某些特殊的領(lǐng)域，在這些應(yīng)用中，性能和封裝密度并不是主要

8、考慮的因素。隨著技術(shù)進(jìn)步和工藝支持，CMOS電路已經(jīng)占據(jù)了集成電路市場(chǎng)上很大的份額。低功耗、無(wú)比邏輯設(shè)計(jì)以及大的噪聲容限都是CMOS路的優(yōu)點(diǎn)9。但隨著器件尺寸的不斷縮小，在CMOS構(gòu)中的一些寄生效應(yīng)影響也越來(lái)越明顯，閂鎖效應(yīng)就是一個(gè)最突出的例子，而且這種效應(yīng)對(duì)CMOS路有致命的破壞，因此，在超大規(guī)模集成電路中對(duì)閂鎖效應(yīng)的研究是非常有必要的，它不僅涉及到工藝的改進(jìn)，促進(jìn)新工藝的開(kāi)發(fā)，而且與電路版圖的布局結(jié)構(gòu)相關(guān)聯(lián)，以提高芯片的可靠性。一般而言，CPUS存儲(chǔ)器這些對(duì)運(yùn)算速度和版圖面積要求較高的芯片中對(duì)閂鎖可靠性研究比較多，可以通過(guò)工藝改進(jìn)進(jìn)行徹底消除，但這在一定程度上帶來(lái)了成本的增加，而由丁這些芯

9、片都是通用芯片，所以工藝改進(jìn)的成本是可以接受的。對(duì)丁一些特殊用途的專用芯片的閂鎖可靠性研究，顯然，改進(jìn)工藝并不是一種有效的方法9。功率集成電路由丁其高低壓器件的兼容以及某些特殊的應(yīng)用場(chǎng)合，芯片在實(shí)際工作中不可避免會(huì)觸發(fā)閂鎖，因此對(duì)丁這種專用集成電路可靠性的研究是非常必要的，而成本是制約這類芯片的一個(gè)最主要的因素，由丁在普通的工藝線上也可以完成這類芯片的流水，所以對(duì)丁功率集成電路中的可靠性研究都是基丁版圖布局布線和保護(hù)結(jié)構(gòu)9。2CMOS反相器2.1反相器電路原理CMOS反相器為CMOS輯電路的基本單元，其結(jié)構(gòu)如圖1所示在CMOS相器中，增強(qiáng)型P勾MO管與增強(qiáng)型N勾MOS的柵極連接在一起，作為此反

10、相器的輸入端；它們的漏極也連接在一起作為反相器的輸出端.Nt的源極與襯底接點(diǎn)均接地，而畔的源極與襯底則連接至電源供應(yīng)端（Vdd）。當(dāng)輸人電壓為低電平時(shí)（即Vin=0）,明關(guān)閉,畔導(dǎo)通，輸出端通過(guò)P勾道充電至Vdd；當(dāng)輸入電壓逐漸升高,使柵極電壓等丁VdcW,明導(dǎo)通，P管關(guān)閉，輸出端將通過(guò)P勾道放電至零電勢(shì)可見(jiàn)該結(jié)構(gòu)實(shí)現(xiàn)了反相器的功能.Vdd圖1CMO寂相器結(jié)構(gòu)圖CMOS相器的重要特性是，當(dāng)輸出處丁邏輯穩(wěn)態(tài)（即Vout或Vdd）時(shí)，兩個(gè)MOS管中僅有一個(gè)導(dǎo)通，因此由電源供應(yīng)處流到地端的電流非常小，相當(dāng)丁器件關(guān)閉時(shí)的漏電流。事實(shí)上，只有在兩個(gè)狀態(tài)切換的極短時(shí)間內(nèi)，才會(huì)有大電流流過(guò)（此時(shí)電路工作在放

11、大區(qū)）因此與其它種類如N溝道MOSFET雙極型等邏輯電路相比，其穩(wěn)態(tài)時(shí)的功率損耗非常低1。2.2反相器工藝結(jié)構(gòu)圖2為P阱CMOS相器的工藝剖面圖2。為了在CMOS用中能同時(shí)將P勾道與N溝道MOSFET作在同一片芯片上，需要將兩管隔離.采用一額外的摻雜及擴(kuò)散步驟在襯底中形成阱并施以反偏電壓可起到隔離作用。阱中的摻雜種類與周?chē)r底不同，典型種類有P»、N阱以及雙阱.圖2為使用P阱技術(shù)制作的CMOS相器的剖面圖.在此圖中，P勾道與N勾道MOSFET別制作丁NH硅襯底以及PW之中.Vin圖2P阱COMS反相器工藝剖面圖3閂鎖效應(yīng)基本原理3.1閂鎖效應(yīng)簡(jiǎn)介閂鎖效應(yīng)就是指CMOS件所固有的寄生雙

12、極晶體管（乂稱寄生可控硅，簡(jiǎn)稱SCR被觸發(fā)導(dǎo)通，在電源與地之間形成低阻抗大電流通路，導(dǎo)致器件無(wú)法正常工作，甚至燒毀器件的現(xiàn)象。這種寄生雙極晶體管存在CMOS件內(nèi)的各個(gè)部分，包括輸入端、輸出端、內(nèi)部反相器等.3.2閂鎖效應(yīng)機(jī)理研究CMO建路的阱結(jié)構(gòu)最主要的問(wèn)題在丁閂鎖現(xiàn)象，它是由寄生的PNP甌端器件在一定的條件下形成的1.2.3。閂鎖往往發(fā)生在芯片中某一局部區(qū)域，有兩種不同的情況：一種是發(fā)生在外圍與輸入/輸出有關(guān)的地方；另一種是發(fā)生在芯片的任何地方（如由輻射引起的閂鎖），實(shí)際應(yīng)用中較常遇到的是前一種情況。如圖2所示，寄生的PNP雙端器件是由一橫向的PN成一縱向的NPNR極型晶體管所組成2。P溝道

13、MOSFET源極、N阻襯底及P阱分別為橫向PN取極型晶體管的發(fā)射極、基極及集電極；N勾道MOSFST源極、P阱及NH襯底分別為縱向NPN雙極型晶體管的發(fā)射極、基極及集電極，其寄生部分的等效電路如圖3所示。Rs及Rw分別為襯底及阱中的申聯(lián)電阻.每一晶體管的基極由另一晶體管的集電極所驅(qū)動(dòng)，并形成一正反饋回路，其結(jié)構(gòu)實(shí)際上就是一個(gè)雙端PNP甥結(jié)構(gòu).若再加上控制柵極，就組成了門(mén)極觸發(fā)的閘流管（乂稱可控硅器件）.圖3中一并畫(huà)出了控制柵極Ig。y雙端PNP甥有如圖4所示的負(fù)阻特性，該現(xiàn)象就稱為閂鎖效應(yīng)2.即雙端PNPN結(jié)在正向偏置條件下，器件開(kāi)始處丁正向阻斷狀態(tài)，當(dāng)電壓達(dá)到轉(zhuǎn)折電壓Vbf時(shí)，器件會(huì)經(jīng)過(guò)負(fù)阻

14、區(qū)由阻斷狀態(tài)進(jìn)入導(dǎo)通狀態(tài).這種狀態(tài)的轉(zhuǎn)換，可以由電壓觸發(fā)（Ig=0）,也可以由門(mén)極電流觸發(fā)（Ig豐O）實(shí)際電路工作時(shí)，閂鎖主要?dú)w因丁后者.由圖可見(jiàn)，門(mén)級(jí)觸發(fā)可以大大降低正向轉(zhuǎn)折電壓僅。電路進(jìn)人正向?qū)ê?，只要電路中的電流大丁維持電流Ih,器件將一直處丁正向?qū)顟B(tài).一旦電流小丁Ih,器件將按原路恢復(fù)到正向截止?fàn)顟B(tài).圖4PNP戚端器件的正向電流電壓特性圖3圖2的P阱結(jié)構(gòu)的等效圖在通常情況下，Vdd和Vss之間產(chǎn)生一個(gè)阱一襯底PN吉隔離，只有很小的二極管電流從之間流過(guò)。但當(dāng)CMO婕成電路接通電源后，在一定的外界因素觸發(fā)下（如大的電源脈沖干擾或輸入脈沖干擾，特別是在輻射條件下），Vdd和Vss之間產(chǎn)

15、生一個(gè)橫向電流Irs，從而使P溝道MOSF0®區(qū)P周?chē)腘型襯底電位低丁p+源區(qū)。當(dāng)這個(gè)電位差達(dá)到一定程度時(shí)（大丁0.7V時(shí)，相當(dāng)丁對(duì)PNK注入基極電流），橫向PN曲將導(dǎo)通進(jìn)入放大區(qū)。同樣，P阱內(nèi)的橫向電流IRw產(chǎn)生壓降使寄生的縱向NP隰體管也導(dǎo)通進(jìn)入放大區(qū)（相當(dāng)丁對(duì)NP限極注入電流），這樣就形成了一個(gè)正反饋的閉合回路，此時(shí)在外界的觸發(fā)消失，在Vdd和Vss之間也有電流流過(guò)，這就是在外界觸發(fā)條件下閂鎖效應(yīng)形成的過(guò)程。由上述分析可知，CMOS路寄生的雙端PNP滯件，相當(dāng)丁一個(gè)由噪聲引起的兼有電壓觸發(fā)和門(mén)級(jí)電流觸發(fā)的可控硅器件。申聯(lián)電阻R函R颼大越容易引起閂鎖，下面給出門(mén)級(jí)電流觸發(fā)閂鎖的

16、條件。假設(shè)PN耐體管的共射級(jí)放大倍數(shù)為1,NP體管的共射級(jí)放大倍數(shù)為2,根據(jù)射，集，基的電流關(guān)系有2:IgIRWIB1IC11IB1C1RSB21C221B2所以1C22(1C11RS)21g1RW11RS該式中Irw，、S較小，所以1C212Ig若12>1,則lg的反饋量Ic2lg。這樣，兩個(gè)寄生晶體管同時(shí)工作，形成正反饋回路，加深可控硅導(dǎo)通，一股大的電流將由電源流向接地端，導(dǎo)致一般正常電路工作中斷，甚至?xí)啥「唠娏魃岬膯?wèn)題而燒毀芯片。CMOS路中的寄生雙極型晶體管部分出現(xiàn)閂鎖，必須滿足以下幾個(gè)條件2: 電路要能進(jìn)行開(kāi)關(guān)轉(zhuǎn)換，其相關(guān)的PNP甥構(gòu)的回路增益必須大丁1。 必須存在一種偏置

17、條件，使兩只雙極型晶體管導(dǎo)通的時(shí)間足夠長(zhǎng)。以使通過(guò)阻塞結(jié)的電流能達(dá)到定義的開(kāi)關(guān)轉(zhuǎn)換電流的水平。一般來(lái)說(shuō)，雙極管的導(dǎo)通都是由流過(guò)一個(gè)或兩個(gè)發(fā)射極/基極旁路電阻的外部激發(fā)電流所引起的。 偏置電源和有關(guān)的電路，必須能夠提供至少等丁PNPN?構(gòu)脫離阻塞態(tài)所需的開(kāi)關(guān)轉(zhuǎn)換電流和必須能提供至少等丁使其達(dá)到閂鎖態(tài)的保持電流。3.3閂鎖效應(yīng)觸發(fā)方式 輸入或輸出節(jié)點(diǎn)的上沖或下沖的觸發(fā)，使第一個(gè)雙極型晶體管導(dǎo)通，然后再使第二個(gè)雙極型晶體管導(dǎo)通。當(dāng)流人寄生PNP甥構(gòu)的總電流達(dá)到開(kāi)關(guān)轉(zhuǎn)換電流時(shí)，閂鎖就發(fā)生8。 當(dāng)流過(guò)阱一襯底結(jié)的雪崩電流、光電流及位移電流，同時(shí)通過(guò)兩個(gè)旁路電阻Rw、Rs時(shí)，旁路電阻較大的晶體管先導(dǎo)通。然

18、而要使閂鎖發(fā)生，第二個(gè)雙極型晶體管必須導(dǎo)通。同時(shí)通過(guò)PNP甥構(gòu)的總電流必須達(dá)到開(kāi)關(guān)轉(zhuǎn)換電流8。當(dāng)出現(xiàn)穿通、場(chǎng)穿通時(shí)，低阻通路一般發(fā)生在電源和地線之間，或者發(fā)生在電源和襯底發(fā)生器之間。在源一漏發(fā)生雪崩擊穿的情況下，低阻通路發(fā)生在電源和信號(hào)線之間，或者發(fā)生在信號(hào)線和襯底發(fā)生器之間。這些來(lái)源丁穿通、場(chǎng)穿通或漏結(jié)雪崩的電流，一旦PNP甥構(gòu)的電流達(dá)到用取消被激發(fā)晶體管旁路電阻形成的三極管結(jié)構(gòu)計(jì)算的開(kāi)關(guān)轉(zhuǎn)換電流時(shí)，至少會(huì)發(fā)生瞬時(shí)閂鎖，若總電流也能達(dá)到四極管結(jié)構(gòu)開(kāi)關(guān)轉(zhuǎn)換電流，即閂鎖將維持下去8。4閂鎖措施研究4.1版圖級(jí)抗栓所措施加粗電源線和地線，合理布局電源接觸孔，減小橫向電流密度和申聯(lián)電阻.采用接襯底的

19、環(huán)形電源線，并盡可能將襯底背面接，增加電源VDD和VSS接觸孔，并加大接觸面積.對(duì)每一個(gè)接VDD的孔都要在相鄰的阱中配以對(duì)應(yīng)的Vss接觸孔，以便增加并行的電流通路.盡量使Vdd和Vss的接觸孔的長(zhǎng)邊相互平行.接Vdd的孔盡可能安排得離阱遠(yuǎn)些接Vss的孔盡可能安排在P阱的所有邊上2晶體管的電流增益的表達(dá)式為13.11JWbWb23.2以擴(kuò)散系數(shù)，為載流子壽命。增hLpe2LnbLpe<Dpp,LnbjDnn上兩式中，Wb為基區(qū)寬度，L為擴(kuò)散長(zhǎng)度，加基區(qū)寬度可以有效地降低電流增益。盡可能使P阱和PMOS的P區(qū)離得遠(yuǎn)一些如，輸出級(jí)的NMOSPMO放在壓焊塊兩側(cè)，可大大減小PNP勺電流增益。采用

20、保護(hù)環(huán).如圖5所示是采用保護(hù)環(huán)的反相器剖面圖9.保護(hù)環(huán)降低了Rs及Rv。增加了PNK的基區(qū)寬度，從而使PNP勺電流增益下降.圖5保護(hù)環(huán)結(jié)構(gòu)應(yīng)用于CMOS構(gòu)(1) 采用偽收集極如圖6所示是采用偽收集極的反相器剖面圖5,偽收集極收集由橫向PN成射極注入的空穴，阻止縱向NPN勺基極注入，切斷了再生反饋?zhàn)饔眯纬砷V鎖的通路，相當(dāng)丁有效地減小了NPNT的電流增益.以上措施的弊端是增加了有源區(qū)占用的面積，相對(duì)來(lái)講，電路的集成密度難以提高。(+)Vdd飽收集棣n型村脫3知球?qū)訄D6偽收集極結(jié)構(gòu)應(yīng)用于CMOS構(gòu)中4.2工藝級(jí)抗閂鎖措施由式(3.1)、(32)可知，降低少數(shù)載流子的壽命可以減少寄生雙極型晶體管的電流

21、增益，一般使用金摻雜或中子輻射技術(shù)，但此方法不易控制且也會(huì)導(dǎo)致漏電流的增加.深阱結(jié)構(gòu)中，縱向寄生晶體管的基區(qū)寬度較大，可以降低它的電流增益。高能量離子注入以形成倒轉(zhuǎn)阱，可以提升基極雜質(zhì)濃度，由式(3.1)可知能降低縱向雙極型晶體管的電流增益在倒轉(zhuǎn)阱結(jié)構(gòu)中，阱摻雜濃度的峰值位丁遠(yuǎn)離表面的襯底中，它同時(shí)能降低阱中的申聯(lián)電阻Rw如圖7所示是倒轉(zhuǎn)阱中離子注入雜質(zhì)濃度的分布情況.0102.0哇表面以下的海/xm圖7倒轉(zhuǎn)阱中注入雜質(zhì)的濃度分布另一種減少閂鎖效應(yīng)的方法，是將器件制作丁重?fù)诫s襯底上的低摻雜外延層中，如圖8所示.重?fù)诫s襯底提供一個(gè)收集電流的高傳導(dǎo)路徑降低了RS.若在阱中加入重?fù)诫s的P埋層(或倒轉(zhuǎn)

22、阱)，乂可降低R。.Vr.圖8避免閂鎖的重參雜襯底和外延層結(jié)構(gòu)實(shí)驗(yàn)證明此方法制造的CMO亶路有很高的抗閂鎖能力，閂鎖亦可通過(guò)溝槽隔離結(jié)構(gòu)來(lái)加以避開(kāi)。如圖9所示在此技術(shù)中，利用非等向反應(yīng)離子濺射刻蝕，刻蝕出一個(gè)比阱還要深的隔離溝槽.接著在溝槽的底部和側(cè)壁上生長(zhǎng)一熱氧層.然后淀積多晶硅或二氧化硅，以將槽填滿.因?yàn)辂惖琅c可勾道MOSF曲溝槽所隔開(kāi)，所以此種方法可以消除閂鎖.以上措施都是對(duì)傳統(tǒng)CMOS藝技術(shù)的改造，更先進(jìn)的工藝技術(shù)如SOI(SilicononInsulator)等能從根本上來(lái)消除閂鎖產(chǎn)生，但工藝技術(shù)相對(duì)來(lái)講要復(fù)雜一些.圖9溝槽隔離應(yīng)用于雙阱CMOS構(gòu)4.3電路應(yīng)用級(jí)抗閂鎖措施要特別注意

23、電源跳動(dòng)，防止電感元件的反向感應(yīng)電動(dòng)勢(shì)或電網(wǎng)噪聲竄人CMOS電路，引起CMOS路瞬時(shí)擊穿而觸發(fā)閂鎖效應(yīng).因此在電源線較長(zhǎng)的地方，要注意電源退耦，此外還要注意對(duì)電火花箝位6.防止寄生晶體管的E&吉正偏.輸入信號(hào)不得超過(guò)電源電壓，如果超過(guò)這個(gè)范圍，應(yīng)加限流電阻因?yàn)檩斎胄盘?hào)一旦超過(guò)電源電壓。就可能使EB吉正偏而使電路發(fā)生閂鎖輸出端不宜接大電容，一般應(yīng)小丁0.01,F7.電流限制.CMOS功耗很低，所以在設(shè)計(jì)CMOS統(tǒng)的電源時(shí)，系統(tǒng)實(shí)際需要多少電流就供給它多少電流，電源的輸出電流能力不要太大.從寄生可控硅的擊穿特性中可以看出，如果電源電流小丁可控硅的維持電流，那么即使寄生可控硅有觸發(fā)的機(jī)會(huì)，也不能維持閂鎖.可通過(guò)加跟流電阻來(lái)達(dá)到抑制閂鎖的目的.5結(jié)論綜上所述，CMO亶路具有其它電路無(wú)法比擬的低功耗的優(yōu)點(diǎn)，是在ULSI領(lǐng)域最有前途的電路結(jié)構(gòu)5.6.但傳統(tǒng)CMOS路的工藝技術(shù)會(huì)產(chǎn)生與生俱來(lái)的閂鎖效應(yīng)（當(dāng)然必須滿足閂