CMOS集成電路閂鎖效應(yīng)形成機理和對抗措施解析

1、摘要：0.0前言0.1 閂鎖效應(yīng)產(chǎn)生背景1.2 CMOS反相器1.2.1反相器電路原理1.2.2反相器工藝結(jié)構(gòu)2.3閂鎖效應(yīng)基本原理3.3.1 閂鎖效應(yīng)簡介3.3.2閂鎖效應(yīng)機理研究3.3.3閂鎖效應(yīng)觸發(fā)方式5.4閂鎖措施研究.5.4.1 版圖級抗栓所措施5.4.2工藝級抗閂鎖措施7.4.3電路應(yīng)用級抗閂鎖措施9.5結(jié)論9.參考文獻：.10CMOS!成電路閂鎖效應(yīng)形成機理和對抗措施摘要：CMOSScaling理論下器件特征尺寸越來越小，這使得CMOS路結(jié)構(gòu)中的閂鎖效應(yīng)日益突出。閂鎖是CMOS路結(jié)構(gòu)所固有的寄生效應(yīng)，這種寄生的雙極晶體管一旦被外界條件觸發(fā)，會在電源與地之間形成大電流通路，導致器件

2、失效。閂鎖效應(yīng)已成為CMO集成電路在實際應(yīng)用中主要失效的原因之一。本文以反相器電路為，介紹了CM0集成電路的工藝結(jié)構(gòu)；采用雙端PNPN吉構(gòu)模型.較為詳細地分析了CM0ife路閂鎖效應(yīng)的形成機理；給出了產(chǎn)生閂鎖效應(yīng)的必要條件與閂鎖的觸發(fā)方式，介紹了在電路版圖級、工藝級和電路應(yīng)用時如何采用各種有效的技術(shù)手段來避免、降低或消除閂鎖的形成，這是CMOS成電路得到廣泛應(yīng)用的根本保障。關(guān)鍵詞：CM0S®成電路；閂鎖效應(yīng)；功耗；雙端pnpn結(jié)；可控硅StudyonthemechanismofLatch-upeffectinCMOSICanditscountermeasuresWangxinAbst

3、ract:DevicechannellengthbecomemoreandmoreshortunderCMOSScaling,suchthatlatch-upeffectinCMOSstructureisstandoutincreasingly.LatchupisaparasiticeffectinCMOScircuits.OncetheparasiticBJTistriggered,therewillbehighcurrentfromVDDtoGND,whichmakesthechipinvalidation.LatchupphenomenonbecomethemainreasonofCMO

4、SICapplied.Basedoninverter,thestructureofCMOSICarepresented,ThemodelofpnpndiodeistooktoanalyzethemechanismofLatchupeffectinCMOSC.Thenecessaryconditionsandthetriggermodeofthelatch-uparegiven.Manymeansareintroducedtohowtoavoid,decreaseoreliminatetheLatchupeffectinlayout,technologicalprocessandcircuits

5、applicationlevel.ItguaranteethewideutilizationforCMOSIC.Keywords:CMOSICLatchupeffect;powerdissipation；pnpndiode;thyristor.0前言CMOS(ComplementaryMetalOxideSemiconductor)集成電路是目前大規(guī)(LSI)和超大規(guī)模(VLSI)集成電路中廣泛應(yīng)用的一種電路結(jié)構(gòu)，1963年由萬富(Wanlass)和薩支唐(Sah)提出1，它是將NMOS(N溝道MOS)和PMOS(P溝道MOS)組臺所形成的邏輯器件.CMOS電路的主要優(yōu)點是它只有在邏輯狀態(tài)轉(zhuǎn)換

6、時(例如從0到1)才會產(chǎn)生較大的瞬態(tài)電流，而在穩(wěn)定狀態(tài)時只有極小的電流流過，當它應(yīng)用丁數(shù)字邏輯電路時，功率損耗可以大幅減少，通常只有幾個納瓦2,3.當每個芯片上的器件數(shù)目增多時，功率消耗變成一個主要限制因素，低功率消耗就成為CMOS電路最吸引人的特色.此外，CMOS結(jié)構(gòu)還有較佳的噪聲抑制能力、很高的輸人阻抗等特性.相對丁傳統(tǒng)的雙極型、NMOS、PMOS結(jié)構(gòu)的集成電路而言，其優(yōu)越性是毫無疑問的，隨著集成電路復雜度的增加，制造工藝技術(shù)由NMOSX藝轉(zhuǎn)到了CMOS工藝對先進集成電路而言，CM0S技術(shù)是最主要的技術(shù).實際上，在ULSI（甚大規(guī)模集成電路）電路中，唯有CMOS能勝任。盡管CMO結(jié)構(gòu)的電路

7、有眾多優(yōu)點，但它并非完美無缺.比如，它的工藝要求比NMOS雜（需要額外的阱形成技術(shù)）、器件占用硅片面積比較大（相對丁NMOS言，難以小型化）更主要的是，CMOS構(gòu)會形成電路的閂鎖1.2.3（乂稱閉鎖、自鎖、閘流效應(yīng)），這是CMOS路與生俱來的寄生效應(yīng)，它會嚴重影響電路的功能，造成電路功能混亂甚至電路根本無法工作或燒毀.這是早期CM0S術(shù)不能被接受的重要原因之一.目前，無論從電路結(jié)構(gòu)還是從制作工藝技術(shù)上都采取了一些技術(shù)來避免閂鎖的形成，從而使CMOS路的各種優(yōu)點得以充分發(fā)揮。1閂鎖效應(yīng)產(chǎn)生背景早在1962年CMOS構(gòu)就被提出，但其應(yīng)用被局限丁某些特殊的領(lǐng)域，在這些應(yīng)用中，性能和封裝密度并不是主要

8、考慮的因素。隨著技術(shù)進步和工藝支持，CMOS電路已經(jīng)占據(jù)了集成電路市場上很大的份額。低功耗、無比邏輯設(shè)計以及大的噪聲容限都是CMOS路的優(yōu)點9。但隨著器件尺寸的不斷縮小，在CMOS構(gòu)中的一些寄生效應(yīng)影響也越來越明顯，閂鎖效應(yīng)就是一個最突出的例子，而且這種效應(yīng)對CMOS路有致命的破壞，因此，在超大規(guī)模集成電路中對閂鎖效應(yīng)的研究是非常有必要的，它不僅涉及到工藝的改進，促進新工藝的開發(fā)，而且與電路版圖的布局結(jié)構(gòu)相關(guān)聯(lián)，以提高芯片的可靠性。一般而言，CPUS存儲器這些對運算速度和版圖面積要求較高的芯片中對閂鎖可靠性研究比較多，可以通過工藝改進進行徹底消除，但這在一定程度上帶來了成本的增加，而由丁這些芯

9、片都是通用芯片，所以工藝改進的成本是可以接受的。對丁一些特殊用途的專用芯片的閂鎖可靠性研究，顯然，改進工藝并不是一種有效的方法9。功率集成電路由丁其高低壓器件的兼容以及某些特殊的應(yīng)用場合，芯片在實際工作中不可避免會觸發(fā)閂鎖，因此對丁這種專用集成電路可靠性的研究是非常必要的，而成本是制約這類芯片的一個最主要的因素，由丁在普通的工藝線上也可以完成這類芯片的流水，所以對丁功率集成電路中的可靠性研究都是基丁版圖布局布線和保護結(jié)構(gòu)9。2CMOS反相器2.1反相器電路原理CMOS反相器為CMOS輯電路的基本單元，其結(jié)構(gòu)如圖1所示在CMOS相器中，增強型P勾MO管與增強型N勾MOS的柵極連接在一起，作為此反

10、相器的輸入端；它們的漏極也連接在一起作為反相器的輸出端.Nt的源極與襯底接點均接地，而畔的源極與襯底則連接至電源供應(yīng)端（Vdd）。當輸人電壓為低電平時（即Vin=0）,明關(guān)閉,畔導通，輸出端通過P勾道充電至Vdd；當輸入電壓逐漸升高,使柵極電壓等丁VdcW,明導通，P管關(guān)閉，輸出端將通過P勾道放電至零電勢可見該結(jié)構(gòu)實現(xiàn)了反相器的功能.Vdd圖1CMO寂相器結(jié)構(gòu)圖CMOS相器的重要特性是，當輸出處丁邏輯穩(wěn)態(tài)（即Vout或Vdd）時，兩個MOS管中僅有一個導通，因此由電源供應(yīng)處流到地端的電流非常小，相當丁器件關(guān)閉時的漏電流。事實上，只有在兩個狀態(tài)切換的極短時間內(nèi)，才會有大電流流過（此時電路工作在放

11、大區(qū)）因此與其它種類如N溝道MOSFET雙極型等邏輯電路相比，其穩(wěn)態(tài)時的功率損耗非常低1。2.2反相器工藝結(jié)構(gòu)圖2為P阱CMOS相器的工藝剖面圖2。為了在CMOS用中能同時將P勾道與N溝道MOSFET作在同一片芯片上，需要將兩管隔離.采用一額外的摻雜及擴散步驟在襯底中形成阱并施以反偏電壓可起到隔離作用。阱中的摻雜種類與周圍襯底不同，典型種類有P»、N阱以及雙阱.圖2為使用P阱技術(shù)制作的CMOS相器的剖面圖.在此圖中，P勾道與N勾道MOSFET別制作丁NH硅襯底以及PW之中.Vin圖2P阱COMS反相器工藝剖面圖3閂鎖效應(yīng)基本原理3.1閂鎖效應(yīng)簡介閂鎖效應(yīng)就是指CMOS件所固有的寄生雙

12、極晶體管（乂稱寄生可控硅，簡稱SCR被觸發(fā)導通，在電源與地之間形成低阻抗大電流通路，導致器件無法正常工作，甚至燒毀器件的現(xiàn)象。這種寄生雙極晶體管存在CMOS件內(nèi)的各個部分，包括輸入端、輸出端、內(nèi)部反相器等.3.2閂鎖效應(yīng)機理研究CMO建路的阱結(jié)構(gòu)最主要的問題在丁閂鎖現(xiàn)象，它是由寄生的PNP甌端器件在一定的條件下形成的1.2.3。閂鎖往往發(fā)生在芯片中某一局部區(qū)域，有兩種不同的情況：一種是發(fā)生在外圍與輸入/輸出有關(guān)的地方；另一種是發(fā)生在芯片的任何地方（如由輻射引起的閂鎖），實際應(yīng)用中較常遇到的是前一種情況。如圖2所示，寄生的PNP雙端器件是由一橫向的PN成一縱向的NPNR極型晶體管所組成2。P溝道

13、MOSFET源極、N阻襯底及P阱分別為橫向PN取極型晶體管的發(fā)射極、基極及集電極；N勾道MOSFST源極、P阱及NH襯底分別為縱向NPN雙極型晶體管的發(fā)射極、基極及集電極，其寄生部分的等效電路如圖3所示。Rs及Rw分別為襯底及阱中的申聯(lián)電阻.每一晶體管的基極由另一晶體管的集電極所驅(qū)動，并形成一正反饋回路，其結(jié)構(gòu)實際上就是一個雙端PNP甥結(jié)構(gòu).若再加上控制柵極，就組成了門極觸發(fā)的閘流管（乂稱可控硅器件）.圖3中一并畫出了控制柵極Ig。y雙端PNP甥有如圖4所示的負阻特性，該現(xiàn)象就稱為閂鎖效應(yīng)2.即雙端PNPN結(jié)在正向偏置條件下，器件開始處丁正向阻斷狀態(tài)，當電壓達到轉(zhuǎn)折電壓Vbf時，器件會經(jīng)過負阻

14、區(qū)由阻斷狀態(tài)進入導通狀態(tài).這種狀態(tài)的轉(zhuǎn)換，可以由電壓觸發(fā)（Ig=0）,也可以由門極電流觸發(fā)（Ig豐O）實際電路工作時，閂鎖主要歸因丁后者.由圖可見，門級觸發(fā)可以大大降低正向轉(zhuǎn)折電壓僅。電路進人正向?qū)ê?，只要電路中的電流大丁維持電流Ih,器件將一直處丁正向?qū)顟B(tài).一旦電流小丁Ih,器件將按原路恢復到正向截止狀態(tài).圖4PNP戚端器件的正向電流電壓特性圖3圖2的P阱結(jié)構(gòu)的等效圖在通常情況下，Vdd和Vss之間產(chǎn)生一個阱一襯底PN吉隔離，只有很小的二極管電流從之間流過。但當CMO婕成電路接通電源后，在一定的外界因素觸發(fā)下（如大的電源脈沖干擾或輸入脈沖干擾，特別是在輻射條件下），Vdd和Vss之間產(chǎn)

15、生一個橫向電流Irs，從而使P溝道MOSF0®區(qū)P周圍的N型襯底電位低丁p+源區(qū)。當這個電位差達到一定程度時（大丁0.7V時，相當丁對PNK注入基極電流），橫向PN曲將導通進入放大區(qū)。同樣，P阱內(nèi)的橫向電流IRw產(chǎn)生壓降使寄生的縱向NP隰體管也導通進入放大區(qū)（相當丁對NP限極注入電流），這樣就形成了一個正反饋的閉合回路，此時在外界的觸發(fā)消失，在Vdd和Vss之間也有電流流過，這就是在外界觸發(fā)條件下閂鎖效應(yīng)形成的過程。由上述分析可知，CMOS路寄生的雙端PNP滯件，相當丁一個由噪聲引起的兼有電壓觸發(fā)和門級電流觸發(fā)的可控硅器件。申聯(lián)電阻R函R颼大越容易引起閂鎖，下面給出門級電流觸發(fā)閂鎖的

16、條件。假設(shè)PN耐體管的共射級放大倍數(shù)為1,NP體管的共射級放大倍數(shù)為2,根據(jù)射，集，基的電流關(guān)系有2:IgIRWIB1IC11IB1C1RSB21C221B2所以1C22(1C11RS)21g1RW11RS該式中Irw，、S較小，所以1C212Ig若12>1,則lg的反饋量Ic2lg。這樣，兩個寄生晶體管同時工作，形成正反饋回路，加深可控硅導通，一股大的電流將由電源流向接地端，導致一般正常電路工作中斷，甚至會由丁高電流散熱的問題而燒毀芯片。CMOS路中的寄生雙極型晶體管部分出現(xiàn)閂鎖，必須滿足以下幾個條件2: 電路要能進行開關(guān)轉(zhuǎn)換，其相關(guān)的PNP甥構(gòu)的回路增益必須大丁1。 必須存在一種偏置

17、條件，使兩只雙極型晶體管導通的時間足夠長。以使通過阻塞結(jié)的電流能達到定義的開關(guān)轉(zhuǎn)換電流的水平。一般來說，雙極管的導通都是由流過一個或兩個發(fā)射極/基極旁路電阻的外部激發(fā)電流所引起的。 偏置電源和有關(guān)的電路，必須能夠提供至少等丁PNPN?構(gòu)脫離阻塞態(tài)所需的開關(guān)轉(zhuǎn)換電流和必須能提供至少等丁使其達到閂鎖態(tài)的保持電流。3.3閂鎖效應(yīng)觸發(fā)方式 輸入或輸出節(jié)點的上沖或下沖的觸發(fā)，使第一個雙極型晶體管導通，然后再使第二個雙極型晶體管導通。當流人寄生PNP甥構(gòu)的總電流達到開關(guān)轉(zhuǎn)換電流時，閂鎖就發(fā)生8。 當流過阱一襯底結(jié)的雪崩電流、光電流及位移電流，同時通過兩個旁路電阻Rw、Rs時，旁路電阻較大的晶體管先導通。然

18、而要使閂鎖發(fā)生，第二個雙極型晶體管必須導通。同時通過PNP甥構(gòu)的總電流必須達到開關(guān)轉(zhuǎn)換電流8。當出現(xiàn)穿通、場穿通時，低阻通路一般發(fā)生在電源和地線之間，或者發(fā)生在電源和襯底發(fā)生器之間。在源一漏發(fā)生雪崩擊穿的情況下，低阻通路發(fā)生在電源和信號線之間，或者發(fā)生在信號線和襯底發(fā)生器之間。這些來源丁穿通、場穿通或漏結(jié)雪崩的電流，一旦PNP甥構(gòu)的電流達到用取消被激發(fā)晶體管旁路電阻形成的三極管結(jié)構(gòu)計算的開關(guān)轉(zhuǎn)換電流時，至少會發(fā)生瞬時閂鎖，若總電流也能達到四極管結(jié)構(gòu)開關(guān)轉(zhuǎn)換電流，即閂鎖將維持下去8。4閂鎖措施研究4.1版圖級抗栓所措施加粗電源線和地線，合理布局電源接觸孔，減小橫向電流密度和申聯(lián)電阻.采用接襯底的

19、環(huán)形電源線，并盡可能將襯底背面接，增加電源VDD和VSS接觸孔，并加大接觸面積.對每一個接VDD的孔都要在相鄰的阱中配以對應(yīng)的Vss接觸孔，以便增加并行的電流通路.盡量使Vdd和Vss的接觸孔的長邊相互平行.接Vdd的孔盡可能安排得離阱遠些接Vss的孔盡可能安排在P阱的所有邊上2晶體管的電流增益的表達式為13.11JWbWb23.2以擴散系數(shù)，為載流子壽命。增hLpe2LnbLpe<Dpp,LnbjDnn上兩式中，Wb為基區(qū)寬度，L為擴散長度，加基區(qū)寬度可以有效地降低電流增益。盡可能使P阱和PMOS的P區(qū)離得遠一些如，輸出級的NMOSPMO放在壓焊塊兩側(cè)，可大大減小PNP勺電流增益。采用

20、保護環(huán).如圖5所示是采用保護環(huán)的反相器剖面圖9.保護環(huán)降低了Rs及Rv。增加了PNK的基區(qū)寬度，從而使PNP勺電流增益下降.圖5保護環(huán)結(jié)構(gòu)應(yīng)用于CMOS構(gòu)(1) 采用偽收集極如圖6所示是采用偽收集極的反相器剖面圖5,偽收集極收集由橫向PN成射極注入的空穴，阻止縱向NPN勺基極注入，切斷了再生反饋作用形成閂鎖的通路，相當丁有效地減小了NPNT的電流增益.以上措施的弊端是增加了有源區(qū)占用的面積，相對來講，電路的集成密度難以提高。(+)Vdd飽收集棣n型村脫3知球?qū)訄D6偽收集極結(jié)構(gòu)應(yīng)用于CMOS構(gòu)中4.2工藝級抗閂鎖措施由式(3.1)、(32)可知，降低少數(shù)載流子的壽命可以減少寄生雙極型晶體管的電流

21、增益，一般使用金摻雜或中子輻射技術(shù)，但此方法不易控制且也會導致漏電流的增加.深阱結(jié)構(gòu)中，縱向寄生晶體管的基區(qū)寬度較大，可以降低它的電流增益。高能量離子注入以形成倒轉(zhuǎn)阱，可以提升基極雜質(zhì)濃度，由式(3.1)可知能降低縱向雙極型晶體管的電流增益在倒轉(zhuǎn)阱結(jié)構(gòu)中，阱摻雜濃度的峰值位丁遠離表面的襯底中，它同時能降低阱中的申聯(lián)電阻Rw如圖7所示是倒轉(zhuǎn)阱中離子注入雜質(zhì)濃度的分布情況.0102.0哇表面以下的海/xm圖7倒轉(zhuǎn)阱中注入雜質(zhì)的濃度分布另一種減少閂鎖效應(yīng)的方法，是將器件制作丁重摻雜襯底上的低摻雜外延層中，如圖8所示.重摻雜襯底提供一個收集電流的高傳導路徑降低了RS.若在阱中加入重摻雜的P埋層(或倒轉(zhuǎn)

22、阱)，乂可降低R。.Vr.圖8避免閂鎖的重參雜襯底和外延層結(jié)構(gòu)實驗證明此方法制造的CMO亶路有很高的抗閂鎖能力，閂鎖亦可通過溝槽隔離結(jié)構(gòu)來加以避開。如圖9所示在此技術(shù)中，利用非等向反應(yīng)離子濺射刻蝕，刻蝕出一個比阱還要深的隔離溝槽.接著在溝槽的底部和側(cè)壁上生長一熱氧層.然后淀積多晶硅或二氧化硅，以將槽填滿.因為麗道與可勾道MOSF曲溝槽所隔開，所以此種方法可以消除閂鎖.以上措施都是對傳統(tǒng)CMOS藝技術(shù)的改造，更先進的工藝技術(shù)如SOI(SilicononInsulator)等能從根本上來消除閂鎖產(chǎn)生，但工藝技術(shù)相對來講要復雜一些.圖9溝槽隔離應(yīng)用于雙阱CMOS構(gòu)4.3電路應(yīng)用級抗閂鎖措施要特別注意

23、電源跳動，防止電感元件的反向感應(yīng)電動勢或電網(wǎng)噪聲竄人CMOS電路，引起CMOS路瞬時擊穿而觸發(fā)閂鎖效應(yīng).因此在電源線較長的地方，要注意電源退耦，此外還要注意對電火花箝位6.防止寄生晶體管的E&吉正偏.輸入信號不得超過電源電壓，如果超過這個范圍，應(yīng)加限流電阻因為輸入信號一旦超過電源電壓。就可能使EB吉正偏而使電路發(fā)生閂鎖輸出端不宜接大電容，一般應(yīng)小丁0.01,F7.電流限制.CMOS功耗很低，所以在設(shè)計CMOS統(tǒng)的電源時，系統(tǒng)實際需要多少電流就供給它多少電流，電源的輸出電流能力不要太大.從寄生可控硅的擊穿特性中可以看出，如果電源電流小丁可控硅的維持電流，那么即使寄生可控硅有觸發(fā)的機會，也不能維持閂鎖.可通過加跟流電阻來達到抑制閂鎖的目的.5結(jié)論綜上所述，CMO亶路具有其它電路無法比擬的低功耗的優(yōu)點，是在ULSI領(lǐng)域最有前途的電路結(jié)構(gòu)5.6.但傳統(tǒng)CMOS路的工藝技術(shù)會產(chǎn)生與生俱來的閂鎖效應(yīng)（當然必須滿足閂