例題與習(xí)題2014

1、 例 題 與 習(xí) 題EDA技術(shù)的設(shè)計(jì)方法技術(shù)的設(shè)計(jì)方法電路設(shè)計(jì)流程設(shè)計(jì)輸入：確定設(shè)計(jì)方案，選擇合適元器件，根據(jù)具體的元器件設(shè)計(jì)電路原理圖第一次仿真：檢驗(yàn)設(shè)計(jì)方案在功能方面的正確性。包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。必須要有元件模型庫(kù)的支持。PCB板的自動(dòng)布局布線：仿真通過(guò)后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表再進(jìn)行PCB板的自動(dòng)布局布線后仿真：檢驗(yàn)PCB板在實(shí)際工作環(huán)境中的可行性。系統(tǒng)設(shè)計(jì)流程 系統(tǒng)劃分：按照“自上而下”的方法 設(shè)計(jì)輸入：采用VHDL語(yǔ)言狀態(tài)圖等方式描述系統(tǒng)，并編譯成標(biāo)準(zhǔn)的VHDL文件。 功能仿真：檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。 綜合優(yōu)化：將高層次描述轉(zhuǎn)

2、化為硬件電路的關(guān)鍵。對(duì)HDL源代碼進(jìn)行綜合優(yōu)化處理，生成門(mén)級(jí)描述的網(wǎng)絡(luò)表 相應(yīng)的廠家綜合庫(kù)。 適配前仿真：利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真。 適配：將綜合后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行適配，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。 適配后仿真：根據(jù)適配后的仿真模型，進(jìn)行適配后的時(shí)序仿真，仿真結(jié)果能比較精確地預(yù)期實(shí)現(xiàn)所描述系統(tǒng)的未來(lái)芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求 器件實(shí)現(xiàn)：將適配產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA或CPLD中可編程邏輯器件原理 可編程邏輯器件分類(lèi)l

3、 低密度低密度 PROM,EPROM,EEPROM,PAL,PLA,GAL 只能完成較小規(guī)模的邏輯電路只能完成較小規(guī)模的邏輯電路l 高密度，已經(jīng)有超過(guò)高密度，已經(jīng)有超過(guò)400萬(wàn)門(mén)的器件萬(wàn)門(mén)的器件 EPLD ,CPLD,FPGA 可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到到SOC（System On a Chip）MAX7000S系列器件的內(nèi)部結(jié)構(gòu)系列器件的內(nèi)部結(jié)構(gòu)LAB(logic array block)宏單元(macrocells)擴(kuò)展乘積項(xiàng)EPT(Expander product terms)可編程連線陣列PIA(programmabl

4、e interconnect array)I/O控制塊IOC(I/O control blocks) XC4000系列FPGA的內(nèi)部結(jié)構(gòu)1XC4000系列的可配置邏輯塊(CLB) 函數(shù)功能發(fā)生器 觸發(fā)器2. 輸入/輸出模塊（In/Output Block） 輸入/輸出鎖存器 三態(tài)輸出緩沖器3. 內(nèi)部互連資源（PI） 單長(zhǎng)線 雙長(zhǎng)線 長(zhǎng)線 開(kāi)關(guān)矩陣 可編程邏輯器件的設(shè)計(jì)流程 設(shè)計(jì)輸入電路圖硬件描述語(yǔ)言器 件 編 程 設(shè)計(jì)實(shí)現(xiàn)優(yōu)化合并、映射布局、布線功能仿真時(shí)序仿真器件測(cè)試系 統(tǒng) 說(shuō) 明可編程邏輯器件選型 CPLD選擇的方法 編程技術(shù)在線可編程能力功能模塊的性能觸發(fā)器結(jié)構(gòu)嵌入式器件I/O引腳的數(shù)量

5、和類(lèi)型時(shí)鐘輸入引腳的數(shù)量FPGA 選擇的方法選擇的方法可配置邏輯模塊I/O 引腳的數(shù)量和類(lèi)型時(shí)鐘輸入端的數(shù)目嵌入式器件配置/編程方式器件當(dāng)中所含可配置邏輯模塊的數(shù)目IP核IP內(nèi)核可以在不同的硬件描述級(jí)實(shí)現(xiàn)，由此產(chǎn)生了三類(lèi)IP內(nèi)核：軟核硬核固核IP核是具有知識(shí)產(chǎn)權(quán)（Intellectual Property）的集成電路芯核的簡(jiǎn)稱，其作用是把一組擁有知識(shí)產(chǎn)權(quán)的電路設(shè)計(jì)集合在一起，構(gòu)成芯片的基本單位，如FIR濾波器，SDRAM控制器，PCI接口等等設(shè)計(jì)成可修改參數(shù)的模塊，以供設(shè)計(jì)時(shí)搭積木之用。隨著CPLD/FPGA的規(guī)模越來(lái)越大，設(shè)計(jì)越來(lái)越復(fù)雜，使用IP核是一個(gè)設(shè)計(jì)發(fā)展趨勢(shì)。VHDL程序結(jié)構(gòu) VHD

6、L基本要素 標(biāo)識(shí)符 數(shù)據(jù)對(duì)象 常量(Constant)、信號(hào)(Signal)、變量(VARIABLE)和文件(FILES)。 數(shù)據(jù)類(lèi)型 操作符 屬性 數(shù)據(jù)類(lèi)型1整數(shù)（integer）2實(shí)數(shù)（real）3位和位矢量(BIT和BIT_VECTOR)4布爾量(boolean)5標(biāo)準(zhǔn)邏輯和標(biāo)準(zhǔn)邏輯矢量（STD_LOGIC和STD_LOGIC_VECTOR）6. 字符 (character) 7. 字符串(string) 8物理型數(shù)據(jù)（Physical types）9錯(cuò)誤等級(jí)(severity level) 10自然數(shù)（natural）和正整數(shù)（positive）操 作 符邏輯操作關(guān)系操作算術(shù)操作并置操

7、作賦值操作移位操作 屬性 數(shù)據(jù)類(lèi)型的屬性函數(shù) 數(shù)組的屬性函數(shù) 信號(hào)的屬性函數(shù) 進(jìn)程pname：PROCESS (clk,reset) BEGIN IF reset=0 THEN q = 0; ELSIF (clkEVENT AND clk=1)THEN q = d; END IF； END PROCESS pname； 順序描述語(yǔ)句 用順序語(yǔ)句進(jìn)行功能描述時(shí)所涉及的操作有算術(shù)運(yùn)算、邏輯運(yùn)算、信號(hào)和變量賦值，子程序調(diào)用等。順序語(yǔ)句只能在進(jìn)程、過(guò)程、函數(shù)、子程序以及塊語(yǔ)句中使用。順序語(yǔ)句用來(lái)控制程序在進(jìn)程中的執(zhí)行流程順序語(yǔ)句的控制方式分為條件控制迭代控制具有條件控制功能的語(yǔ)句有IF語(yǔ)句和CASE語(yǔ)

8、句具有迭代控制功能的語(yǔ)句有循環(huán)語(yǔ)句和斷言語(yǔ)句 IF-THEN 語(yǔ)句，其語(yǔ)句形式如下。IF 條件 THEN 順序處理語(yǔ)句；END IF； IF-THEN-ELSE語(yǔ)句，其語(yǔ)句形式如下：IF 條件 THEN 順序處理語(yǔ)句；ELSE 順序處理語(yǔ)句；END IF； IF-THEN-ELSIF-ELSE語(yǔ)句。其語(yǔ)句形式如下：IF 條件1 THEN 順序語(yǔ)句1；ELSIF 條件2 THEN 順序語(yǔ)句2； ELSIF 條件n THEN 順序語(yǔ)句n；ELSE 順序語(yǔ)句n+1;END IF;CASE 表達(dá)式 ISWHEN 表達(dá)式的取值1=順序處理語(yǔ)句1；WHEN 表達(dá)式的取值2=順序處理語(yǔ)句2；WHEN OTH

9、ERS =順序處理語(yǔ)句n；END CASE；CASE語(yǔ)句的格式PROCESS( s,a,b,c,d)BEGINCASE s ISwhen 00= zzzzz信號(hào)1，端口2=信號(hào)2，);COMPONENT語(yǔ)句的書(shū)寫(xiě)格式：COMPONENT 元件名GENERIC (類(lèi)屬說(shuō)明)；PORT (端口說(shuō)明)；END COMPONENT； 基本組合電路編碼器譯碼器數(shù)據(jù)選擇器數(shù)據(jù)分配器比較器運(yùn)算器時(shí)序電路觸發(fā)器寄存器計(jì)數(shù)器狀態(tài)機(jī)數(shù)字系統(tǒng)設(shè)計(jì)n 數(shù)碼管動(dòng)態(tài)顯示掃描電路原理及設(shè)計(jì)n 乘法器的原理及設(shè)計(jì)n 除法器的原理及設(shè)計(jì)方法n 簡(jiǎn)易CPU工作原理及設(shè)計(jì)方法n 交通信號(hào)燈控制器原理及設(shè)計(jì)n 數(shù)字頻率計(jì)的原理及設(shè)計(jì)

10、n 數(shù)字信號(hào)發(fā)生器的原理及設(shè)計(jì)n 電梯控制器狀態(tài)機(jī)應(yīng)用 無(wú)條件狀態(tài)轉(zhuǎn)換（時(shí)鐘控制） 有條件狀態(tài)轉(zhuǎn)換（狀態(tài)控制信號(hào)）S1S2S3S5S4S1S2S3S4S5例題 試用狀態(tài)機(jī)的設(shè)計(jì)方法實(shí)現(xiàn)序列 0110101發(fā)生器例題 設(shè)計(jì)實(shí)現(xiàn)一個(gè)24和60可變進(jìn)制計(jì)數(shù)器，SEL為低電平時(shí)，計(jì)數(shù)器為24進(jìn)制，SEL為高電平時(shí)，計(jì)數(shù)器60進(jìn)制。試用元件例化方法設(shè)計(jì)實(shí)現(xiàn)一個(gè)計(jì)時(shí)器，利用前面設(shè)計(jì)的24和60可變進(jìn)制計(jì)數(shù)器例題試用狀態(tài)機(jī)的方法設(shè)計(jì)實(shí)現(xiàn)按鍵去抖電路設(shè)計(jì)一個(gè)并行輸入，循環(huán)左移的8位寄存器loadclkQ0Q7datain7:0設(shè)計(jì)一個(gè)雙緩沖的并行輸入，循環(huán)左移的8位寄存器loadclkQ0Q7datain7:0設(shè)計(jì)一個(gè)100進(jìn)制可級(jí)聯(lián)的計(jì)數(shù)器ENGCCCLK設(shè)計(jì)實(shí)現(xiàn)如圖所示的邏輯電路T0T2T3T1設(shè)計(jì)實(shí)現(xiàn)如圖彩燈控制電路ABC 彩燈顯示方式： 1、 流水方式 A-B-C 2、 流水方式 C-B-A 3、 閃動(dòng)方式 A-B-C 4、 交替流水、閃動(dòng)方式A-B-C和A-B-C 組合電路設(shè)計(jì)應(yīng)用如圖所示的電路，有4個(gè)按鍵、一個(gè)發(fā)光二極管和一個(gè)數(shù)碼管，用Verilog HDL編程實(shí)現(xiàn)對(duì)按鍵狀態(tài)的監(jiān)測(cè)電路。具體要求如下：1、用發(fā)光二極管指示是否有按鍵按下，用按鍵按下時(shí)，發(fā)光二極管點(diǎn)亮。2、用數(shù)碼管