EDA考試復(fù)習(xí)題目全集

1、EDA技術(shù)與項(xiàng)目訓(xùn)練課程試題庫選擇題EDA技術(shù)與項(xiàng)目訓(xùn)練選擇題1. 一個(gè)項(xiàng)目的輸入輸出端口是定義在 A 。 A. 實(shí)體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程體 2. 描述項(xiàng)目具有邏輯功能的是 B 。 A. 實(shí)體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程 3. 關(guān)鍵字ARCHITECTURE定義的是 A 。A. 結(jié)構(gòu)體 B. 進(jìn)程 C. 實(shí)體 D. 配置 4. MAXPLUSII中編譯VHDL源程序時(shí)要求 C 。A.文件名和實(shí)體可不同名 B.文件名和實(shí)體名無關(guān) C. 文件名和實(shí)體名要相同 D. 不確定 5. 1987標(biāo)準(zhǔn)的VHDL語言對大小寫是 D 。 A. 敏感的 B. 只能用小寫 C.

2、只能用大寫 D. 不敏感 6. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識符描述正確的是 A 。 A. 必須以英文字母開頭 B.可以使用漢字開頭 C.可以使用數(shù)字開頭 D.任何字符都可以 7. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識符描述正確的是 B 。 A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 8. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a 10. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是

3、C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 11. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL語言中變量定義的位置是 D 。 A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 13. VHDL語言中信號定義的位置是 D 。 A. 實(shí)體中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置14. 變量是局部量可以寫在 B 。 A. 實(shí)體中 B. 進(jìn)程中 C. 線粒體 D. 種子體中 15. 變量和信號的描述正確

4、的是 A 。 A. 變量賦值號是:= B. 信號賦值號是:= C. 變量賦值號是<= D. 二者沒有區(qū)別 16. 變量和信號的描述正確的是 B 。 A. 變量可以帶出進(jìn)程 B. 信號可以帶出進(jìn)程 C. 信號不能帶出進(jìn)程 D. 二者沒有區(qū)別17. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 D 。 A. 數(shù)據(jù)類型不同不能進(jìn)行運(yùn)算 B. 數(shù)據(jù)類型相同才能進(jìn)行運(yùn)算 C. 數(shù)據(jù)類型相同或相符就可以運(yùn)算 D. 運(yùn)算與數(shù)據(jù)類型無關(guān) 18. 下面數(shù)據(jù)中屬于實(shí)數(shù)的是 A 。 A. 4.2 B. 3 C. 1 D. “11011” 19. 下面數(shù)據(jù)中屬于位矢量的是 D 。A. 4.2 B. 3 C. 1 D. “11

5、011” 20. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 。 A. 用戶不能定義子類型 B. 用戶可以定義子類型 C. 用戶可以定義任何類型的數(shù)據(jù) D. 前面三個(gè)答案都是錯(cuò)誤的 21. 可以不必聲明而直接引用的數(shù)據(jù)類型是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個(gè)答案都是錯(cuò)誤的 22. STD_LOGIG_1164中定義的高阻是字符 D 。 A. X B. x C. z D. Z 23. STD_LOGIG_1164中字符H定義的是 A 。 A. 弱信號1 B. 弱信號0 C. 沒有這個(gè)定義 D. 初始值 24. 使用STD_LOGIG_11

6、64使用的數(shù)據(jù)類型時(shí) B 。 A.可以直接調(diào)用 B.必須在庫和包集合中聲明 C.必須在實(shí)體中聲明 D. 必須在結(jié)構(gòu)體中聲明 25. 關(guān)于轉(zhuǎn)化函數(shù)正確的說法是 。 A. 任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化 B. 只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化 C. 任何數(shù)據(jù)類型都不能轉(zhuǎn)化 D. 前面說法都是錯(cuò)誤的 26. VHDL運(yùn)算符優(yōu)先級的說法正確的是 C 。 A. 邏輯運(yùn)算的優(yōu)先級最高 B. 關(guān)系運(yùn)算的優(yōu)先級最高 C. 邏輯運(yùn)算的優(yōu)先級最低 D. 關(guān)系運(yùn)算的優(yōu)先級最低 27. VHDL運(yùn)算符優(yōu)先級的說法正確的是 A 。 A. NOT的優(yōu)先級最高 B. AND和NOT屬于同一個(gè)優(yōu)先級 C. NOT的優(yōu)先

7、級最低 D. 前面的說法都是錯(cuò)誤的 28. VHDL運(yùn)算符優(yōu)先級的說法正確的是 D 。 A. 括號不能改變優(yōu)先級 B. 不能使用括號 C. 括號的優(yōu)先級最低 D. 括號可以改變優(yōu)先級 29. 如果a=1,b=0，則邏輯表達(dá)式（a AND b） OR（ NOT b AND a）的值是 B 。 A. 0 B. 1 C. 2 D. 不確定 30. 關(guān)于關(guān)系運(yùn)算符的說法正確的是 。 A. 不能進(jìn)行關(guān)系運(yùn)算 B. 關(guān)系運(yùn)算和數(shù)據(jù)類型無關(guān) C. 關(guān)系運(yùn)算數(shù)據(jù)類型要相同 D. 前面的說法都錯(cuò)誤 31. 轉(zhuǎn)換函數(shù)TO_BITVECTOR(A)的功能是 。 A. 將STDLOGIC_VECTOR轉(zhuǎn)換為BIT_V

8、ECTOR B. 將REAL轉(zhuǎn)換為BIT_VECTOR C. 將TIME轉(zhuǎn)換為BIT_VECTOR D. 前面的說法都錯(cuò)誤 32. VHDL中順序語句放置位置說法正確的是 。 A.可以放在進(jìn)程語句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的說法都正確 33. 不屬于順序語句的是 B 。 A. IF語句 B. LOOP語句 C. PROCESS語句 D. CASE語句 34. 正確給變量X賦值的語句是 B 。 A. X<=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正確 35. EDA的中文含義是 A 。 A. 電子設(shè)計(jì)自動(dòng)化 B. 計(jì)算機(jī)輔助計(jì)

9、算 C. 計(jì)算機(jī)輔助教學(xué) D. 計(jì)算機(jī)輔助制造 36. 可編程邏輯器件的英文簡稱是 。 A. FPGA B. PLA C. PAL D. PLD 37. 現(xiàn)場可編程門陣列的英文簡稱是 。 A. FPGA B. PLA C. PAL D. PLD 38. 基于下面技術(shù)的PLD器件中允許編程次數(shù)最多的是 。 A. FLASH B. EEROM C. SRAM D. PROM 39. 在EDA中，ISP的中文含義是 。 A. 網(wǎng)絡(luò)供應(yīng)商 B. 在系統(tǒng)編程 C. 沒有特定意義 D. 使用編程器燒寫PLD芯片 40. 在EDA中，IP的中文含義是 。 A. 網(wǎng)絡(luò)供應(yīng)商 B. 在系統(tǒng)編程 C. 沒有特定意

10、義 D. 知識產(chǎn)權(quán)核41. EPF10K20TC144-4具有多少個(gè)管腳 A 。 A. 144個(gè) B. 84個(gè) C. 15個(gè) D. 不確定 42. EPF10K20TC144-X器件，如果X的值越小表示 。 A. 器件的工作頻率越小 B. 器件的管腳越少 C. 器件的延時(shí)越小 D. 器件的功耗越小 43. 如果a=1,b=1，則邏輯表達(dá)式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. 0 B. 1 C. 2 D. 不確定 44. 執(zhí)行下列語句后Q的值等于 B 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGI

11、C_VECTOR (9 DOWNTO 2);E<=(2=>1, 4=>0, OTHERS=>1);Q<=(2=>E (2), 4=>E (3), 5=>1, 7=>E (5), OTHERS=>E (4);A “11011011” B. “00101101” C. “11011001” D. “00101100” 45. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL syntax error: signal declaration must have ；，but found begin instead. 其錯(cuò)誤原因

12、是 A 。A. 信號聲明缺少分號。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。46. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL syntax error: choice value length must match selector expression value length 其錯(cuò)誤原因是 A 。A. 表達(dá)式寬度不匹配。 B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。47. MAX+PLUSII的設(shè)計(jì)文件不能直接保存在 B 。

13、A 硬盤 B. 根目錄 C. 文件夾 D. 工程目錄 48. MAXPLUSII是哪個(gè)公司的軟件 A 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII不支持的輸入方式是 D 。 A. 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入 50. MAXPLUSII中原理圖的后綴是 B 。 A. DOC B. GDF C. BMP D. JIF 51. 在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語句是錯(cuò)誤的。 D 。 A.idata <= “00001111”;

14、 B.idata <= b”0000_1111”;C.idata <= X”AB” D. idata <= B”21”;52. 在VHDL語言中，下列對時(shí)鐘邊沿檢測描述中，錯(cuò)誤的是 D 。 A.if clkevent and clk = 1 then B.if falling_edge(clk) thenC.if clkevent and clk = 0 then D.if clkstable and not clk = 1 then53. 下面對利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)的描述中，那一種說法是不正確的。 。 A.原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)

15、模的電路系統(tǒng)設(shè)計(jì)；B.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C.原理圖輸入設(shè)計(jì)方法無法對電路進(jìn)行功能描述；D.原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。54. 在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個(gè)賦值語句是正確的。 C 。 A.idata := 32; B.idata <= 16#A0#; C.idata <= 16#7#E1; D.idata := B#1010#;55. 下列那個(gè)流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程： A 。 A.原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測試B

16、.原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測試；C.原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測試；D.原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測試56. 在VHDL語言中，下列對進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，正確的是 。 A.PROCESS為一無限循環(huán)語句;敏感信號發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。 B.敏感信號參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號；C.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號參數(shù)表三部分組成；D.當(dāng)前進(jìn)程中聲明的信號也可用于其他進(jìn)程。57. 對于信號和變量的說法，哪一個(gè)是不正確的： A 。 A.信號用

17、于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元B.變量的賦值是立即完成的C.信號在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D.變量和信號的賦值符號不一樣58. VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫： 。 A.IEEE庫B.VITAL庫 C.STD庫D.WORK工作庫59. 下列語句中，不屬于并行語句的是： B 。 A.進(jìn)程語句B.CASE語句 C.元件例化語句D.WHENELSE語句60. 下面哪一條命令是MAX+PLUSII在時(shí)序仿真時(shí)執(zhí)行加載節(jié)點(diǎn)的命令？ C 。 A. file>set project to current file B. assign>pin/locat

18、ion chipC. node>enter node from SNFD. file>create default symbol61. 在EDA工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為 D 。 A.仿真器B.綜合器C.適配器D.下載器62. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: Cant open VHDL “WORK” 其錯(cuò)誤原因是 B 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf，而非.vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。63. 在VHDL的CASE語句中，條件句中

19、的“=>”不是操作符號，它只相當(dāng)與 B 作用。A. IFB. THENC. ANDD. OR64. 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令 C 。A file>set project to current fileBnode>enter node from SNFC assign>pin/location chipD file>create default symbol65. 下列關(guān)于信號的說法不正確的是 C 。A . 信號相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn)。B. 信號的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。C. 在同一進(jìn)程中，對一個(gè)信號

20、多次賦值，其結(jié)果只有第一次賦值起作用。D. 信號在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用。66. 下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名 D 。A. ORB. VARIABLE C. SIGNALD. OUT167. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax error 其錯(cuò)誤原因是 A 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf 而非.vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。68. 下列關(guān)于變量的說法正確的是 A 。A. 變

21、量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個(gè)延時(shí)。C. 在進(jìn)程的敏感信號表中，既可以使用信號，也可以使用變量。D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名<= 表達(dá)式。69. 下列關(guān)于CASE語句的說法不正確的是 B 。A. 條件句中的選擇值或標(biāo)識符所代表的值必須在表達(dá)式的取值范圍內(nèi)。B. CASE語句中必須要有WHEN OTHERS=>NULL；語句。C. CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn) 。D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。70. VHDL中,為目標(biāo)變量賦值符號是 D

22、。A. =:B. =C. <=D.:=71. 在VHDL中,可以用語句 D 表示檢測clock下降沿。A. clock event B. clock event and clock=1 C. clock=0 D. clock event and clock=072.在VHDL的FOR_LOOP語句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOOP語句的局部量， B 事先聲明。 A. 必須B. 不必C. 其類型要D.其屬性要73. 在VHDL中，語句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為 A 次。A. 8B. 7C. 0D.174. 在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由 B

23、 語句組成的。A. 順序B. 順序和并行C. 并行D.任何75. 執(zhí)行MAX+PLUSII的 C 命令，可以對設(shè)計(jì)的電路進(jìn)行仿真。A.Creat Default SymbolB.CompilerC.SimulatorD.Programmer76. 在VHDL中，PROCESS本身是 C 語句。A. 順序B.順序和并行C.并行D.任何77. 下面哪一個(gè)是VHDL中的波形編輯文件的后綴名 B 。A. gdfB. scfC. sys D. tdf78. 在元件例化語句中，用 D 符號實(shí)現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與PORT MAP（）中的信號名關(guān)聯(lián)起來。A. =B. :=C. <

24、=D.=>79.在VHDL中，含WAIT語句的進(jìn)程PROCESS的括弧中 B 再加敏感信號，否則則是非法的。A. 可以B.不能C. 必須D. 有時(shí)可以80.在MAX+PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號的主要作用是 D 。 A. 綜合B. 編譯C. 仿真D.被高層次電路設(shè)計(jì)調(diào)用81.在MAX+PLUSII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計(jì)文件是否正確的過程稱為 。A. 編輯B. 編譯C. 綜合D. 編程82. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL Design File “m

25、ux21” must contain an entity of the same name 其錯(cuò)誤原因是 C 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf 而非.vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。 C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。83. 執(zhí)行下列語句后Q的值等于 D 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E<=(2=>0, 4=>0, OTHERS=>1);Q<=(2=>E (2), 4=&g

26、t;E (3), 5=>1, 7=>E (5), OTHERS=>E (4);A “11011011” B. “00110100” C. “11011001” D. “00101100” 84. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中， 是錯(cuò)誤的。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件； B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映

27、射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；85. 關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中數(shù)值最小的一個(gè)： A. 2#1111_1110#B. 8#276# C. 10#170#D. 16#E#E186. 以下對于進(jìn)程PROCESS的說法，正確的是： C 。A. 進(jìn)程之間可以通過變量進(jìn)行通信 B. 進(jìn)程內(nèi)部由一組并行語句來描述進(jìn)程功能C. 進(jìn)程語句本身是并行語句 D.一個(gè)進(jìn)程可以同時(shí)描述多個(gè)時(shí)鐘信號的同步時(shí)序邏輯87. 進(jìn)程中的信號賦值語句，其信號更新是 。A.按順序完成； B.比變量更快完成；C.在進(jìn)程的最后完成； D.以上都不對。88關(guān)于VHDL中的數(shù)字，請找出以

28、下數(shù)字中最大的一個(gè)： 。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E189VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 。A器件外部特性； B器件的內(nèi)部功能；C器件的綜合約束；C 器件外部特性與內(nèi)部功能。90下列標(biāo)識符中， B 是不合法的標(biāo)識符。A. State0B. 9moonC. Not_Ack_0D. signal91在VHDL中，IF語句中至少應(yīng)有1個(gè)條件句，條件句必須由 表達(dá)式構(gòu)成。A. BITB. STD_LOGICC. BOOLEAND. INTEGER92. 在VHDL中 D 不能將信息帶出對它

29、定義的當(dāng)前設(shè)計(jì)單元。A. 信號B. 常量C. 數(shù)據(jù)D. 變量93.在VHDL中，為定義的信號賦初值，應(yīng)該使用_D_ 符號。A. =：B. =C. :=D. <=94.在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè) D A. 設(shè)計(jì)實(shí)體B. 結(jié)構(gòu)體 C. 輸入 D. 輸出95. 執(zhí)行下列語句后Q的值等于 A 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E<=(2=>1, 4=>1, OTHERS=>0);Q<=(2=>E (2), 4=>E (

30、3), 5=>1, 7=>E (5), OTHERS=>E (4); A “11011011” B. “00110100” C. “11011001” D. “00101100” 96. 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類型中是用 表示的。 A 小寫字母和數(shù)字 B. 大寫字母數(shù)字 C.大或小寫字母和數(shù)字 D. 全部是數(shù)字 97. 執(zhí)行MAX+PLUSII的 A 命令，可以為設(shè)計(jì)電路建立一個(gè)元件符號。A create default symbol B. simulator C. compiler D. timing analyzer 98

31、. 在VHDL中，條件信號賦值語句WHEN_ELSE屬于 語句。A 并行和順序 B. 順序 C. 并行 D. 不存在的 99. 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有 C 種邏輯值。A 2 B. 3 C. 9 D. 8 100.一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序成為 。A 設(shè)計(jì)輸入 B. 設(shè)計(jì)輸出 C. 設(shè)計(jì)實(shí)體 D. 設(shè)計(jì)結(jié)構(gòu) 一、填空題(本大題共10小題，每空1分，共20 分) 1一般把EDA技術(shù)的發(fā)展分為MOS時(shí)代、MOS時(shí)代和 ASIC三個(gè)階段。2EDA設(shè)計(jì)流程包括 設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)

32、、實(shí)際設(shè)計(jì)檢驗(yàn)和 下載編程四個(gè)步驟。3EDA設(shè)計(jì)輸入主要包括圖形輸入、HDL文本輸入和狀態(tài)機(jī)輸入。4時(shí)序仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真,因此又稱為功能仿真。 5VHDL的數(shù)據(jù)對象包括變量、常量和信號，它們是用來存放各種類型數(shù)據(jù)的容器。6圖形文件設(shè)計(jì)結(jié)束后一定要通過仿真，檢查設(shè)計(jì)文件是否正確。7以EDA方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終可以編程下到FPGA 和CPLD 芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。8MAX+PLUS的文本文件類型是（后綴名）.VHD。9在PC上利用VHDL進(jìn)行項(xiàng)目設(shè)計(jì)，不允許在根目錄下進(jìn)行，必須在根目錄為設(shè)

33、計(jì)建立一個(gè)工程目錄。10VHDL源程序的文件名應(yīng)與實(shí)體名相同，否則無法通過編譯。二、選擇題：(本大題共5小題，每小題3分，共15 分)。11 在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（C ）A.仿真器              B.綜合器          C.適配器         D.下載器

34、12 在執(zhí)行MAX+PLUS的（d ）命令，可以精確分析設(shè)計(jì)電路輸入與輸出波形間的延時(shí)量。A .Create default symbol               B. Simulator       C. Compiler              &#

35、160;          D.Timing  Analyzer13VHDL常用的庫是（A ） A. IEEE        B.STD               C. WORK        &#

36、160;  D. PACKAGE14下面既是并行語句又是串行語句的是（ C ）A.變量賦值    B.信號賦值      C.PROCESS語句    D.WHENELSE語句15在VHDL中，用語句（D  ）表示clock的下降沿。A. clockEVENT        B. clockEVENT  AND  clock=1   &#

37、160;            C. clock=0            D. clockEVENT  AND  clock=0三、名詞解釋題:（本大題共3題，每小題3分，共計(jì)9分）16 EDA:      電子設(shè)計(jì)自動(dòng)化17VHDL和FPGA: 超高速硬件描述語言    &#

38、160; 現(xiàn)場可編程門陣列  1.一個(gè)項(xiàng)目的輸入輸出端口是定義在（  ）1-5 ACDCD 6-10 CCACAA. 實(shí)體中；.B. 結(jié)構(gòu)體中；C. 任何位置；D. 進(jìn)程中。2. MAXPLUS2中編譯VHDL源程序時(shí)要求(   )A. 文件名和實(shí)體可以不同名；B. 文件名和實(shí)體名無關(guān)；C. 文件名和實(shí)體名要相同；D. 不確定。3. VHDL語言中變量定義的位置是(  )A. 實(shí)體中中任何位置；B. 實(shí)體中特定位置；C. 結(jié)構(gòu)體中任何位置；D. 結(jié)構(gòu)體中特定位置。 4.可以不必聲明而直接引用的數(shù)據(jù)類型是(  )A.

39、 STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。 5. MAXPLUS2不支持的輸入方式是(  )A  文本輸入；.B. 原理圖輸入；C. 波形輸入；D. 矢量輸入。 6.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是(  )A.  FPGA全稱為復(fù)雜可編程邏輯器件；B.  FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C. 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D. 在Altera公司生產(chǎn)的器件中，MAX7000系

40、列屬FPGA結(jié)構(gòu)。 7.下面不屬于順序語句的是(   )A.  IF語句；B.  LOOP語句；C. PROCESS語句；D. CASE語句。 8. VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，實(shí)體體描述的是(  )A. 器件外部特性；B. 器件的內(nèi)部功能；C. 器件的綜合約束；D. 器件外部特性與內(nèi)部功能。 9. 進(jìn)程中的信號賦值語句，其信號更新是(  )A. 按順序完成；B. 比變量更快完成；C. 在進(jìn)程的最后完成；D. 都不對。 10. 嵌套使用IF語

41、句，其綜合結(jié)果可實(shí)現(xiàn)：(  )A. 帶優(yōu)先級且條件相與的邏輯電路；B. 條件相或的邏輯電路；C. 三態(tài)控制電路；D. 雙向控制電路。一、選擇題：（20分）1 下列是EDA技術(shù)應(yīng)用時(shí)涉及的步驟：A. 原理圖/HDL文本輸入; B. 適配; C. 時(shí)序仿真; D. 編程下載; E. 硬件測試; F. 綜合請選擇合適的項(xiàng)構(gòu)成基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程：A _F_ _B_ _C_ D _E_2 PLD的可編程主要基于A. LUT結(jié)構(gòu) 或者 B. 乘積項(xiàng)結(jié)構(gòu)：請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 _A_CPLD 基于 _B_3 在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往

42、需要針對具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。對于A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機(jī)編碼方式 適合于 _A_ 器件；順序編碼 狀態(tài)機(jī)編碼方式 適合于 _B_ 器件；4 下列優(yōu)化方法中那兩種是速度優(yōu)化方法：_B_、_D_A. 資源共享 B. 流水線 C. 串行化 D. 關(guān)鍵路徑優(yōu)化單項(xiàng)選擇題：5 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，_D_是錯(cuò)誤的。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加

43、以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；6 嵌套的IF語句，其綜合結(jié)果可實(shí)現(xiàn)_D_。A. 條件相與的邏輯B. 條件相或的邏輯C. 條件相異或的邏輯D. 三態(tài)控制電路7 在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語句是錯(cuò)誤的。DA. idata <= “00001111”;B. idata <= b”0000_1111”;C. idata <= X”AB”;D. idata <

44、;= B”21”;8 在VHDL語言中，下列對時(shí)鐘邊沿檢測描述中，錯(cuò)誤的是_D_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then9 請指出Altera Cyclone系列中的EP1C6Q240C8這個(gè)器件是屬于_C_ A. ROM B. CPLD C. FPGA D.GAL二、EDA名詞解釋，（10分）寫出下列縮寫的中文（或者英文）含義：1. ASIC專用集成電路2. FPGA現(xiàn)場可編程門陣

45、列3. CPLD復(fù)雜可編程邏輯器件4. EDA電子設(shè)計(jì)自動(dòng)化5. IP知識產(chǎn)權(quán)核6. SOC單芯片系統(tǒng) EDA復(fù)習(xí)試卷一、單項(xiàng)選擇題1、2. 基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入_A_綜合適配_B_編程下載硬件測試。P14A. 功能仿真B. 時(shí)序仿真C. 邏輯綜合D. 配置3. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_A_。P25A. 軟IPB. 固IPC. 硬IPD. 全對4. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對綜合的描述中，_D_是錯(cuò)誤的。P15A. 綜合就是把抽

46、象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。B. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過_A_實(shí)現(xiàn)其邏輯功能。P42A. 可編程乘積項(xiàng)邏輯B. 查找表（LUT）C. 輸入緩沖D. 輸出緩沖6. VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，

47、結(jié)構(gòu)體描述_B_。P274A. 器件外部特性B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中_A_不屬于面積優(yōu)化。P238A. 流水線設(shè)計(jì)B. 資源共享C. 邏輯優(yōu)化D. 串行化8. 進(jìn)程中的信號賦值語句，其信號更新是_B_。P134A. 立即完成B. 在進(jìn)程的最后完成C. 按順序完成D. 都不對9. 不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)_A_。P147A. 時(shí)序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中_A_占用觸發(fā)

48、器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221A. 一位熱碼編碼B. 順序編碼C. 狀態(tài)位直接輸出型編碼D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進(jìn)制計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv O

49、F CNT10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) BEGINIF CLK'EVENT AND CLK = '1' THEN- 邊沿檢測IF Q1 > 10 THENQ1 <= (OTHERS => '0');- 置零ELSEQ1 <= Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q <= Q1;END bhv;2. 下面是一個(gè)多路選擇器的VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEE

50、E.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when sel = '1' ELSE B;END bhv;三、VHDL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問題LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTIT

51、Y LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13TMP <=

52、 A;- 14END IF;- 15END PROCESS;- 16OUTLED : PROCESS(TMP)- 17BEGIN- 18CASE TMP IS- 19 WHEN "0000" => LED7S <= "0111111"- 20 WHEN "0001" => LED7S <= "0000110"- 21 WHEN "0010" => LED7S <= "1011011"- 22 WHEN "0011" =&

53、gt; LED7S <= "1001111"- 23 WHEN "0100" => LED7S <= "1100110"- 24 WHEN "0101" => LED7S <= "1101101"- 25 WHEN "0110" => LED7S <= "1111101"- 26 WHEN "0111" => LED7S <= "0000111"- 27 WHEN "1000" => LED7S <= "1111111"- 28 WHEN "1001" => LED7S <= &quo