哈工程數(shù)字電子技術(shù)課件趙旦峰老師講訴

1、數(shù)字電子技術(shù)課程學(xué)習(xí)方法 趙旦峰課程的特點(diǎn)和學(xué)習(xí)方法 特點(diǎn): 1.電子技術(shù)專(zhuān)業(yè)基礎(chǔ)課程； 2.有自身完整的理論體系，是許多后續(xù)課程的公共基礎(chǔ)； 3.具有很強(qiáng)的實(shí)踐性； 4.要結(jié)合工程實(shí)際，進(jìn)行分析和設(shè)計(jì) 學(xué)習(xí)方法: 1.要抓住重點(diǎn)； 2.要學(xué)會(huì)處理工程實(shí)際問(wèn)題的方法； 3.要努力提高實(shí)踐工程能力； 4.要掌握EDA技術(shù)的應(yīng)用； 5.要提高自學(xué)能力，注意讀書(shū)的方法。各章基本要求和重點(diǎn)n一數(shù)制和碼制 1）掌握二進(jìn)制、十六進(jìn)制數(shù)及其與十進(jìn)制數(shù)的相互轉(zhuǎn)換。 2）掌握8421編碼，了解其他常用編碼。 3）能夠轉(zhuǎn)換各種常用編碼。十進(jìn)制十進(jìn)制二進(jìn)制二進(jìn)制八進(jìn)制八進(jìn)制十六進(jìn)制十六進(jìn)制十進(jìn)制十進(jìn)制二進(jìn)制二進(jìn)制八

2、進(jìn)制八進(jìn)制十六進(jìn)制十六進(jìn)制000012110014C111113110115D2102214111016E3113315111117F4100441610000201051015517100012111611066181001022127111771910011231381000108201010024149100111932100000402010101012A10011001001446411101113B1000111110100017503E8表1-1 二、八、十、十六進(jìn)制的對(duì)照關(guān)系 BCD碼十碼十進(jìn)制數(shù)碼進(jìn)制數(shù)碼8421碼碼余余3碼碼2421碼碼5121碼碼6311碼碼單位間單位間距

3、碼距碼余余3循環(huán)循環(huán)碼碼移存碼移存碼000000011000000000011000000100001100010100000100010010000101100010200100101001000100101001101110100300110110001100110111001001011001401000111010001110110011001000011501011000101110001001011111000111601101001110011001000010111011111701111010110111011010010011111110810001011111011101

4、101110011101100910011100111111111100111010101000表1-3 常用BCD代碼 n二邏輯代數(shù)基礎(chǔ) 1）掌握邏輯代數(shù)中的基本定律和定理。 2）掌握邏輯關(guān)系的描述方法及其相互轉(zhuǎn)換。 3）掌握邏輯函數(shù)的化簡(jiǎn)方法。(1)(2)(3)AB+PABP11APABPABPAP&ABPAP圖2-1-4 基本邏輯的邏輯符號(hào)與邏輯符號(hào)與邏輯符號(hào)或邏輯符號(hào)或邏輯符號(hào)非邏輯符號(hào)非邏輯符號(hào)ABP邏輯符號(hào)描述法邏輯符號(hào)描述法現(xiàn)行國(guó)家標(biāo)準(zhǔn)現(xiàn)行國(guó)家標(biāo)準(zhǔn)過(guò)去適用的符號(hào)過(guò)去適用的符號(hào)國(guó)外常用的符號(hào)國(guó)外常用的符號(hào)能實(shí)現(xiàn)基本邏輯關(guān)系的基本單元電路稱(chēng)為能實(shí)現(xiàn)基本邏輯關(guān)系的基本單元電路稱(chēng)

5、為邏輯門(mén)電路邏輯門(mén)電路。如。如與與門(mén)門(mén)、或或門(mén)門(mén)、非非門(mén)門(mén)（反相器）等。（反相器）等。(1)關(guān)于變量和常量關(guān)系的公式關(guān)于變量和常量關(guān)系的公式邏輯代數(shù)的基本定律邏輯代數(shù)的基本定律+A 1 = AA 0 = AA A = 1+A 0 = AA 1 = AA A = 0A 1 = AA 0 = 0A A = 0A + 0 = AA + 1 = 1A + A = 1(2)交換律、結(jié)合律、分配律交換律、結(jié)合律、分配律交換律：交換律：A + B = B + AA B = B AA B = B AA B = B A+A B C = (A B) C 結(jié)合律：結(jié)合律：A + B + C = (A + B) +

6、C A B C = (A B) C A B C = (A B) C +A ( B C ) = AB AC 分配律：分配律：A ( B + C ) = AB + AC +A + BC = ( A + B )( A + C )A + ( B C ) = (A + B ) (A + C ) +(3)特殊規(guī)律特殊規(guī)律重疊律：重疊律：A + A = AA A = AA A = 1A A = 0+反演律：反演律：A + B = A BAB = A + B A B = A B A B = A B +三個(gè)規(guī)則三個(gè)規(guī)則代入規(guī)則代入規(guī)則任何一個(gè)含有變量任何一個(gè)含有變量A的等式，如果將的等式，如果將所有所有出現(xiàn)變量

7、出現(xiàn)變量A的地方的地方都代之以一個(gè)邏輯函數(shù)都代之以一個(gè)邏輯函數(shù)F，則等式仍然成立。，則等式仍然成立。例2- -3已知等式已知等式A(B+E)=AB+AE，試證明將所有出現(xiàn)試證明將所有出現(xiàn)E的的地方代之以地方代之以(C+D) ，等式仍成立。，等式仍成立。解解 原式左邊原式左邊AB+ (C+D) AB+A(C+D) AB+AC +AD原式右邊原式右邊 AB+A(C+D) AB+AC +AD所以等式仍然成立。所以等式仍然成立。反演規(guī)則反演規(guī)則設(shè)設(shè)F是一個(gè)邏輯函數(shù)表達(dá)式，如果將是一個(gè)邏輯函數(shù)表達(dá)式，如果將F中中所有所有的的與運(yùn)算與運(yùn)算和和或或運(yùn)算運(yùn)算互換；互換；常量常量0和和常量常量1互換；互換；原變

8、量原變量和和反變量反變量互換，這樣得互換，這樣得到的新函數(shù)式就是到的新函數(shù)式就是F 。 F 稱(chēng)為原函數(shù)稱(chēng)為原函數(shù)F的反函數(shù)。的反函數(shù)。，求求已已知知例例FCDBAF 42解解由反演規(guī)則，可得由反演規(guī)則，可得 DCBAF DCBACDBACDBAF 若用若用反演律反演律求解，則求解，則。，求求已已知知例例FEDCBAF 52解解由反演規(guī)則，可得由反演規(guī)則，可得) (EDCBAF 注意運(yùn)算的先后順序注意運(yùn)算的先后順序?qū)ε家?guī)則對(duì)偶規(guī)則設(shè)設(shè)F是一個(gè)邏輯函數(shù)表達(dá)式，如果將是一個(gè)邏輯函數(shù)表達(dá)式，如果將F中中所有所有的的與與運(yùn)算和運(yùn)算和或或運(yùn)算互換運(yùn)算互換；常量常量0和常量和常量1互換互換，則可得到一個(gè)新函

9、數(shù)式，則可得到一個(gè)新函數(shù)式F。F稱(chēng)為稱(chēng)為F的對(duì)偶式。的對(duì)偶式。 1* 0 * CABAFCABAFCBAFCBAF例例如如：推論：推論：等式的對(duì)偶式也是等式，即：等式的對(duì)偶式也是等式，即： 。則則如如果果*,GFCBAGCBAF 邏輯函數(shù)的標(biāo)準(zhǔn)形式邏輯函數(shù)的標(biāo)準(zhǔn)形式最小項(xiàng)表達(dá)式最小項(xiàng)表達(dá)式(1)最小項(xiàng)最小項(xiàng)設(shè)有設(shè)有n個(gè)變量的邏輯函數(shù)，在由此個(gè)變量的邏輯函數(shù)，在由此n個(gè)變量組成的個(gè)變量組成的乘積項(xiàng)乘積項(xiàng)（與與項(xiàng)）中，若每個(gè)變量都以原變量或反變量的形式出現(xiàn)一次，項(xiàng)）中，若每個(gè)變量都以原變量或反變量的形式出現(xiàn)一次，而且僅出現(xiàn)一次，則這樣的而且僅出現(xiàn)一次，則這樣的乘積項(xiàng)乘積項(xiàng)稱(chēng)為稱(chēng)為n變量邏輯函數(shù)的變

10、量邏輯函數(shù)的最小項(xiàng)最小項(xiàng)。最小項(xiàng)可用符號(hào)最小項(xiàng)可用符號(hào)mi 表示，下標(biāo)表示，下標(biāo) i 的確定方法是：對(duì)于最小的確定方法是：對(duì)于最小項(xiàng)中的各變量，用項(xiàng)中的各變量，用1代替其中的代替其中的原變量原變量，用，用0代替其中的代替其中的反變量反變量，得到一個(gè)二進(jìn)制數(shù)，下標(biāo)得到一個(gè)二進(jìn)制數(shù)，下標(biāo) i 就是與此二進(jìn)制數(shù)等值的十進(jìn)制數(shù)。就是與此二進(jìn)制數(shù)等值的十進(jìn)制數(shù)。例如三變量邏輯函數(shù)的最小項(xiàng)：例如三變量邏輯函數(shù)的最小項(xiàng)： 30mBCAmCBA最小項(xiàng)表達(dá)式的書(shū)寫(xiě)形式：最小項(xiàng)表達(dá)式的書(shū)寫(xiě)形式： mCBAFmmmmCBAFCBABCACABABCF7 , 6 , 3 , 1,1367或?qū)懗桑夯驅(qū)懗桑嚎梢院?jiǎn)寫(xiě)成：可

11、以簡(jiǎn)寫(xiě)成：對(duì)于邏輯函數(shù)對(duì)于邏輯函數(shù)(2)最小項(xiàng)表達(dá)式最小項(xiàng)表達(dá)式全部由最小項(xiàng)全部由最小項(xiàng)相加相加而構(gòu)成的而構(gòu)成的與或與或表達(dá)式表達(dá)式稱(chēng)為稱(chēng)為最小項(xiàng)表達(dá)最小項(xiàng)表達(dá)式式，又稱(chēng)為，又稱(chēng)為標(biāo)準(zhǔn)標(biāo)準(zhǔn)與或與或式式，或，或標(biāo)準(zhǔn)積之和式標(biāo)準(zhǔn)積之和式。最大項(xiàng)表達(dá)式最大項(xiàng)表達(dá)式(1)最大項(xiàng)最大項(xiàng)設(shè)有設(shè)有n個(gè)變量的邏輯函數(shù)，在由此個(gè)變量的邏輯函數(shù)，在由此n個(gè)變量組成的個(gè)變量組成的和項(xiàng)和項(xiàng)（或或項(xiàng)）中，若每個(gè)變量都以原變量或反變量的形式出現(xiàn)一次，而項(xiàng)）中，若每個(gè)變量都以原變量或反變量的形式出現(xiàn)一次，而且僅出現(xiàn)一次，則這樣的且僅出現(xiàn)一次，則這樣的和項(xiàng)和項(xiàng)稱(chēng)為稱(chēng)為n變量邏輯函數(shù)的變量邏輯函數(shù)的最大項(xiàng)最大項(xiàng)。最大項(xiàng)可用符號(hào)

12、最大項(xiàng)可用符號(hào)Mi 表示，下標(biāo)表示，下標(biāo) i 的確定方法是：對(duì)于最大的確定方法是：對(duì)于最大項(xiàng)中的各變量，用項(xiàng)中的各變量，用0代替其中的代替其中的原變量原變量，用，用1代替其中的代替其中的反變量反變量，得到一個(gè)二進(jìn)制數(shù)，下標(biāo)得到一個(gè)二進(jìn)制數(shù)，下標(biāo) i 就是與此二進(jìn)制數(shù)等值的十進(jìn)制數(shù)。就是與此二進(jìn)制數(shù)等值的十進(jìn)制數(shù)。例如三變量邏輯函數(shù)的最大項(xiàng)：例如三變量邏輯函數(shù)的最大項(xiàng)： 47MCBAMCBA最大項(xiàng)表達(dá)式的書(shū)寫(xiě)形式：最大項(xiàng)表達(dá)式的書(shū)寫(xiě)形式： 410,410，或或?qū)憣?xiě)成成：可可以以簡(jiǎn)簡(jiǎn)寫(xiě)寫(xiě)成成：對(duì)對(duì)于于邏邏輯輯函函數(shù)數(shù)MCBAFMMMCBAFCBACBACBAF(2)最大項(xiàng)表達(dá)式最大項(xiàng)表達(dá)式全部由最

13、大項(xiàng)全部由最大項(xiàng)相相與與而構(gòu)成的而構(gòu)成的或與或與表達(dá)式表達(dá)式稱(chēng)為稱(chēng)為最大項(xiàng)表達(dá)最大項(xiàng)表達(dá)式式，又稱(chēng)為，又稱(chēng)為標(biāo)準(zhǔn)標(biāo)準(zhǔn)或與或與式式，或，或標(biāo)準(zhǔn)和之積式標(biāo)準(zhǔn)和之積式?；?jiǎn)簡(jiǎn)例例)(12-2GFADECBDBDBCBCAABF )(GFADECBDBDBCBCAABF解解 )()( GFADECBDBDBCBCBA（反反演演律律） )( GFADECBDBDBCBCBA（吸收）（吸收） )( GFADECBDBDBCBA（吸吸收收、配配項(xiàng)項(xiàng)） DCCBDBDBCBA（吸吸收收） DCCBDBA 111000111100001cdab111110圖2-2-16 例2-17卡諾圖化簡(jiǎn)111000111

14、100001cdab111110(a) 不利用任意項(xiàng)不利用任意項(xiàng)(b) 利用任意項(xiàng)利用任意項(xiàng) 。化化簡(jiǎn)簡(jiǎn)例例 dmdcbaF13,12,10, 8 , 7 , 615, 9 , 5 , 2 , 0, 172解填寫(xiě)卡諾圖，畫(huà)包圍圈，化簡(jiǎn)。解填寫(xiě)卡諾圖，畫(huà)包圍圈，化簡(jiǎn)?；?jiǎn)結(jié)果為：化簡(jiǎn)結(jié)果為：bdcadbF 經(jīng)比較，合理利用任意項(xiàng)，確實(shí)能使邏輯函數(shù)的表達(dá)式進(jìn)經(jīng)比較，合理利用任意項(xiàng)，確實(shí)能使邏輯函數(shù)的表達(dá)式進(jìn)一步化簡(jiǎn)。一步化簡(jiǎn)。三門(mén)電路 1）了解半導(dǎo)體二極管、三極管和MOS管的開(kāi)關(guān)特性。 2）了解TTL、CMOS門(mén)電路的組成和工作原理。 3）掌握典型TTL、CMOS門(mén)電路的邏輯功能、特性、主要參數(shù)和

15、使用方法。 4）了解特殊邏輯門(mén)電路的特點(diǎn)和使用方法。R4AVCCT4T3D4R2T2R3T1BCR1Y圖3-2-2 CT54/74系列與非門(mén) k4 .6k1 k1 031晶體管晶體管邏輯門(mén)電路（晶體管晶體管邏輯門(mén)電路（TTL）TTL與非與非門(mén)由三部分組門(mén)由三部分組成：多發(fā)射極晶體管成：多發(fā)射極晶體管T1和電和電阻阻R1構(gòu)成電路的構(gòu)成電路的輸入級(jí)輸入級(jí)，輸，輸入信號(hào)通過(guò)入信號(hào)通過(guò)T1的發(fā)射結(jié)實(shí)現(xiàn)的發(fā)射結(jié)實(shí)現(xiàn)與與邏輯；邏輯；T2和電阻和電阻R2、R3組組成成中間級(jí)中間級(jí)，從，從T2的集電結(jié)和的集電結(jié)和發(fā)射極同時(shí)輸出兩個(gè)相位相發(fā)射極同時(shí)輸出兩個(gè)相位相反的信號(hào)，作為反的信號(hào)，作為T(mén)3和和T4輸出輸出級(jí)

16、的驅(qū)動(dòng)信號(hào)；級(jí)的驅(qū)動(dòng)信號(hào)；T3、D4、T4和和R4構(gòu)成推拉式的構(gòu)成推拉式的輸出級(jí)輸出級(jí)。圖3-2-17 集電極開(kāi)路的與非門(mén) 及其邏輯符號(hào)VCCT4YBAT1T2YBA&(a)(b)OC門(mén)電路取消了典型門(mén)電路取消了典型TTL門(mén)電路中門(mén)電路中T3、D4的輸出的輸出電路，在使用時(shí)外接一個(gè)電電路，在使用時(shí)外接一個(gè)電阻阻RL和外接電源和外接電源V。只要電阻只要電阻RL和電源和電源V的數(shù)的數(shù)值選擇恰當(dāng)，就能保證輸出值選擇恰當(dāng)，就能保證輸出的高、低電平符合要求，輸?shù)母?、低電平符合要求，輸出三極管出三極管T4的負(fù)載電流又不的負(fù)載電流又不過(guò)大。過(guò)大。圖圖3-2-18表示了表示了n個(gè)個(gè)OC門(mén)并聯(lián)使用的情況

17、，其輸出門(mén)并聯(lián)使用的情況，其輸出IJCDABIJCDABY 圖3-2-18 n個(gè)OC門(mén)并聯(lián)使用YBA&DC&JI&VCCRLnVCCT4T3D4T2Y圖3-2-19 三態(tài)門(mén)電路及邏輯符號(hào)T111DPG1G2ABENENA&BENA&BYY(a)(c)(b)三態(tài)輸出門(mén)（三態(tài)門(mén)）三態(tài)輸出門(mén)（三態(tài)門(mén)）三態(tài)門(mén)是在普通門(mén)電路基礎(chǔ)上，增加控制端和控制電路構(gòu)三態(tài)門(mén)是在普通門(mén)電路基礎(chǔ)上，增加控制端和控制電路構(gòu)成的。成的。若若EN為有效電平，三態(tài)門(mén)與普通門(mén)電路一致；否則，輸出為有效電平，三態(tài)門(mén)與普通門(mén)電路一致；否則，輸出呈現(xiàn)呈現(xiàn)高阻高阻抗?fàn)顟B(tài)，輸入與輸出之間相當(dāng)于斷開(kāi)。抗

18、狀態(tài)，輸入與輸出之間相當(dāng)于斷開(kāi)。高電平有效高電平有效低電平有效低電平有效圖3-4-1 N溝道增強(qiáng)型MOS管N+N+SGDSiO2P- -Si(a) 結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖(b) 符號(hào)符號(hào)SGDMOS晶體管晶體管MOS（Metal Oxide Semiconductor）集成電路的基本元件）集成電路的基本元件是是MOS晶體管。晶體管。MOS管有三個(gè)電極：源極管有三個(gè)電極：源極S、漏極、漏極D和柵極和柵極G。它是用柵極電壓來(lái)控制漏源電流。它是用柵極電壓來(lái)控制漏源電流。MOS管有管有P型溝道和型溝道和N型溝道兩種，按其工作特性又分為增型溝道兩種，按其工作特性又分為增強(qiáng)型和耗盡型兩類(lèi)。下面以強(qiáng)型和耗盡型

19、兩類(lèi)。下面以N溝道增強(qiáng)型溝道增強(qiáng)型MOS管為例進(jìn)行討論。管為例進(jìn)行討論。圖3- -5- -1 CMOS反相器DGSSGDvOVDDTLT0vICMOS反相器工作原理反相器工作原理CMOS反相器由一個(gè)反相器由一個(gè)P溝道增強(qiáng)型溝道增強(qiáng)型MOS管和一個(gè)管和一個(gè)N溝道增強(qiáng)溝道增強(qiáng)型型MOS管串聯(lián)組成。通常管串聯(lián)組成。通常P溝道管作為負(fù)載管，溝道管作為負(fù)載管，N溝道管作為輸溝道管作為輸入管。入管。兩個(gè)兩個(gè)MOS管的開(kāi)啟電壓管的開(kāi)啟電壓VGS(th)P0，通常為了保證正常工作，要，通常為了保證正常工作，要求求VDD|VGS(th)P|+VGS(th)N。若輸入若輸入vI為低電平為低電平(如如0V)，則負(fù)載

20、，則負(fù)載管導(dǎo)通，輸入管截止，輸出電壓接近管導(dǎo)通，輸入管截止，輸出電壓接近VDD。若輸入若輸入vI為高電平為高電平(如如VDD)，則輸入管導(dǎo)通，負(fù)載管截止，則輸入管導(dǎo)通，負(fù)載管截止，輸出電壓接近輸出電壓接近0V。電路類(lèi)型電路類(lèi)型電源電電源電壓壓/V傳輸延傳輸延遲時(shí)間遲時(shí)間/ns靜態(tài)功耗靜態(tài)功耗/mW功耗延遲功耗延遲積積/mW-ns直流噪聲容限直流噪聲容限 輸出邏輸出邏輯擺幅輯擺幅/VVNL/V VNH/VTTLCT54/74510151501.22.23.5CT54LS/74LS57.52150.40.53.5HTL158530255077.513ECLCE10K系列系列5.2225500.15

21、50.1250.8CE100K系列系列4.50.7540300.1350.1300.8CMOSVDD=5V5455103225 1032.23.45VDD=15V151215103180 1036.59.015高速高速CMOS5811038 1031.01.55表3- -5- -3 各類(lèi)數(shù)字集成電路主要性能參數(shù)比較表 各類(lèi)數(shù)字集成電路主要性能參數(shù)的比較各類(lèi)數(shù)字集成電路主要性能參數(shù)的比較n四組合邏輯電路 1）掌握組合電路的特點(diǎn)、分析方法和設(shè)計(jì)方法。 2）掌握編碼器、譯碼器、加法器、數(shù)據(jù)選擇器和數(shù)值比較器等常用組合電路的邏輯功能及使用方法。 3）了解組合電路的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其消除方法。組合邏輯電路

22、分析方法分析：分析：根據(jù)給定的邏輯電路圖，歸納出該邏輯電路的邏輯根據(jù)給定的邏輯電路圖，歸納出該邏輯電路的邏輯功能。功能。組合邏輯電路的分析通常采用組合邏輯電路的分析通常采用代數(shù)法代數(shù)法，一般按照以下，一般按照以下步驟步驟進(jìn)行：進(jìn)行：(1) 根據(jù)給定組合邏輯電路的邏輯圖，從輸入端開(kāi)始，逐級(jí)根據(jù)給定組合邏輯電路的邏輯圖，從輸入端開(kāi)始，逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式；推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式；(2) 由輸出函數(shù)表達(dá)式，列出它的真值表；由輸出函數(shù)表達(dá)式，列出它的真值表；(3) 從邏輯函數(shù)表達(dá)式或真值表，概括出給定組合邏輯電路從邏輯函數(shù)表達(dá)式或真值表，概括出給定組合邏輯電路的邏輯功能。的邏輯功能。

23、 全加器&ABCO圖4- -1- -2 1位全加器=1=1FCI位全加器位全加器 ABCIBACIBAABCIBACOCIBACIBACIABCIBACIBACIFABCIBACIBA 根據(jù)根據(jù)F及及CO的表達(dá)式，列出真值表。的表達(dá)式，列出真值表。按照組合邏輯電路的分析步按照組合邏輯電路的分析步驟，首先寫(xiě)出各級(jí)邏輯門(mén)的輸出驟，首先寫(xiě)出各級(jí)邏輯門(mén)的輸出表達(dá)式：表達(dá)式：表4-1-2 全加器真值表1111101011011011000101110100101010000000FCOBACICOCI 圖4-1-3 1位全加器邏輯符號(hào)由真值表可見(jiàn)，若由真值表可見(jiàn)，若A、B為為兩個(gè)輸入的兩個(gè)輸入的

24、1位二進(jìn)制數(shù)，位二進(jìn)制數(shù)，CI為為低位二進(jìn)制數(shù)相加的進(jìn)位輸出到低位二進(jìn)制數(shù)相加的進(jìn)位輸出到本位的輸入，則本位的輸入，則F為三者之和，為三者之和，CO為三者相加向高位的進(jìn)位輸為三者相加向高位的進(jìn)位輸出。出。因此，該電路可完成因此，該電路可完成1位二位二進(jìn)制數(shù)全加的功能，稱(chēng)為進(jìn)制數(shù)全加的功能，稱(chēng)為全加器全加器。全加器是常用的算術(shù)運(yùn)算電全加器是常用的算術(shù)運(yùn)算電路，圖路，圖4- -1- -3為全加器的邏輯符為全加器的邏輯符號(hào)。號(hào)。串行進(jìn)位加法器串行進(jìn)位加法器COCOB3A3CI 圖4- -1- -4 4位逐位進(jìn)位加法器 由于每一位相加結(jié)果，必須等到低一位的進(jìn)位產(chǎn)生以由于每一位相加結(jié)果，必須等到低一位的

25、進(jìn)位產(chǎn)生以后才能建立，因此這種結(jié)構(gòu)也叫做后才能建立，因此這種結(jié)構(gòu)也叫做逐位進(jìn)位加法器逐位進(jìn)位加法器。串行進(jìn)位加法器的特點(diǎn)是串行進(jìn)位加法器的特點(diǎn)是結(jié)構(gòu)簡(jiǎn)單結(jié)構(gòu)簡(jiǎn)單，最大缺點(diǎn)是，最大缺點(diǎn)是運(yùn)算速度運(yùn)算速度慢慢。為了提高運(yùn)算速度，必須減小或消除由于進(jìn)位信號(hào)逐位傳。為了提高運(yùn)算速度，必須減小或消除由于進(jìn)位信號(hào)逐位傳遞所消耗的時(shí)間，采用遞所消耗的時(shí)間，采用超前進(jìn)位加法器超前進(jìn)位加法器。B2A2B1A1B0A0COCI COCI COCI F3F2F1F0在位全加器的基礎(chǔ)上，可以構(gòu)成多位加法電路。在位全加器的基礎(chǔ)上，可以構(gòu)成多位加法電路。超前進(jìn)位加法器超前進(jìn)位加法器由位超前進(jìn)位全加器邏輯電路可知，各位進(jìn)位

26、信號(hào)由位超前進(jìn)位全加器邏輯電路可知，各位進(jìn)位信號(hào)Y2、Y3、Y4只與兩個(gè)加數(shù)有關(guān)，只與兩個(gè)加數(shù)有關(guān)，是并行產(chǎn)生的是并行產(chǎn)生的，都只需要經(jīng)歷一級(jí)，都只需要經(jīng)歷一級(jí)與非與非門(mén)和一級(jí)門(mén)和一級(jí)與或非與或非門(mén)的延遲時(shí)間。超前進(jìn)位加法器大大提高門(mén)的延遲時(shí)間。超前進(jìn)位加法器大大提高了運(yùn)算速度。了運(yùn)算速度。COCI 3 0 Q 3 0 P 3 0 圖4-1-6 4位全加器邏輯符號(hào)位超前進(jìn)位全加器集成位超前進(jìn)位全加器集成電路有：電路有：CT54 283/CT74 283、CT54 S 283/CT74 S 283、CT54 LS 283/ CT74 LS 283、CC4008等。等。概念概念：能完成比較兩個(gè)數(shù)字

27、的大小或是否相等的各種邏輯：能完成比較兩個(gè)數(shù)字的大小或是否相等的各種邏輯功能電路統(tǒng)稱(chēng)為數(shù)值比較器。功能電路統(tǒng)稱(chēng)為數(shù)值比較器。 數(shù)值比較器位數(shù)值比較器位數(shù)值比較器COMP圖4- -1- -22 數(shù)值比較器通用邏輯符號(hào)圖4- -1- -23 1位數(shù)值比較器&A&1&BFABFA BFA B&BAABBFBAABBAABBABAFBAABAF BABABA 根據(jù)電路寫(xiě)表達(dá)式：根據(jù)電路寫(xiě)表達(dá)式：根據(jù)表達(dá)式列寫(xiě)數(shù)值比較根據(jù)表達(dá)式列寫(xiě)數(shù)值比較器的真值表：器的真值表：表4-1-9 圖4-1-23所示電路真值表輸輸 入入輸輸 出出ABFABFA=BFAB000100100110

28、10011010集成位數(shù)值比較器集成位數(shù)值比較器多位數(shù)值比較器是由高位開(kāi)始比較，逐位進(jìn)行。對(duì)于集成多位數(shù)值比較器是由高位開(kāi)始比較，逐位進(jìn)行。對(duì)于集成數(shù)值比較器，設(shè)置有級(jí)聯(lián)信號(hào)輸入端，接收來(lái)自低位比較器的數(shù)值比較器，設(shè)置有級(jí)聯(lián)信號(hào)輸入端，接收來(lái)自低位比較器的輸出結(jié)果。若比較器的各位比較結(jié)果都相等，最終結(jié)果取決于輸出結(jié)果。若比較器的各位比較結(jié)果都相等，最終結(jié)果取決于級(jí)聯(lián)信號(hào)輸入。級(jí)聯(lián)信號(hào)輸入。圖4- -1- -25 4位數(shù)值比較器邏輯符號(hào)COMPA0A1A2ABABAB03PFABFABA3B0B1B203QB3PQPQPQFAB來(lái)自低位片的比較結(jié)果。來(lái)自低位片的比較結(jié)果。在單獨(dú)使用或作為最低位片

29、使用時(shí)，為了不影響比較結(jié)果，在單獨(dú)使用或作為最低位片使用時(shí)，為了不影響比較結(jié)果，低位片級(jí)聯(lián)輸入低位片級(jí)聯(lián)輸入AB、AB應(yīng)置，應(yīng)置，A=B置。置。雙雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器根據(jù)邏輯圖及傳輸門(mén)的工作特點(diǎn)，寫(xiě)出函數(shù)表達(dá)式：根據(jù)邏輯圖及傳輸門(mén)的工作特點(diǎn)，寫(xiě)出函數(shù)表達(dá)式：2301220121012001213011201110110011DAADAADAADAAYDAADAADAADAAY 可見(jiàn)，通過(guò)可見(jiàn)，通過(guò)A1A0的種組合，可以從的種組合，可以從D3D0路輸入數(shù)據(jù)路輸入數(shù)據(jù)中選擇路送到輸出端，從而實(shí)現(xiàn)了數(shù)據(jù)選擇的功能。中選擇路送到輸出端，從而實(shí)現(xiàn)了數(shù)據(jù)選擇的功能。D23D13110D22D12

30、010D21D11100D20D10000001Y0Y1A0A1ST1(ST2)表4- -1- -11 雙4選1數(shù)據(jù)選擇器真值表1TG11TG2TG51TG31TG4TG611111A1A0D10D11D12D13ST1Y11TG11TG2TG51TG31TG61D20D21D22D23ST2Y2TG4圖4- -1-2-28 雙4選1數(shù)據(jù)選擇器MUXST1A0A1D10D11D12D13010123G03Y1Y2ENn五觸發(fā)器 1）掌握典型觸發(fā)器的邏輯功能及其描述方法。 2）理解基本RS觸發(fā)器的電路結(jié)構(gòu)、工作原理及動(dòng)態(tài)特性。 3）了解典型觸發(fā)器的電路結(jié)構(gòu)特點(diǎn)及觸發(fā)方式。11&G2G1Q

31、QQQSDRD(a)(b)圖5- -1- -1 基本觸發(fā)器電路SDRD基本觸發(fā)器電路組成和工作原理基本觸發(fā)器電路組成和工作原理基本觸發(fā)器電路由兩基本觸發(fā)器電路由兩個(gè)個(gè)與非與非門(mén)（門(mén)（或非或非門(mén)）交叉門(mén)）交叉耦合組成。有兩個(gè)輸出端耦合組成。有兩個(gè)輸出端和兩個(gè)輸入端。和兩個(gè)輸入端。；觸發(fā)器狀態(tài)為觸發(fā)器狀態(tài)為時(shí)，稱(chēng)時(shí)，稱(chēng)、當(dāng)當(dāng)010 QQ。時(shí)，稱(chēng)觸發(fā)器狀態(tài)為時(shí)，稱(chēng)觸發(fā)器狀態(tài)為、當(dāng)當(dāng)101 QQ。，觸發(fā)器置，觸發(fā)器置，時(shí)，則時(shí)，則，當(dāng)當(dāng)。，觸發(fā)器置，觸發(fā)器置，時(shí)，則時(shí)，則，當(dāng)當(dāng)11001)2(00110)1(DDDD QQSRQQSR端端，都都是是低低電電平平有有效效。為為置置端端，為為置置因因此此，

32、稱(chēng)稱(chēng)01DDRS綜上所述：綜上所述：基本觸發(fā)器具有基本觸發(fā)器具有置置0（復(fù)位）（復(fù)位）、置置1（置位）（置位）和和保持保持的功能?；居|發(fā)器又稱(chēng)為的功能?；居|發(fā)器又稱(chēng)為置置0置置1觸發(fā)器觸發(fā)器，或稱(chēng)為，或稱(chēng)為置位復(fù)置位復(fù)位觸發(fā)器位觸發(fā)器。具具有有保保持持功功能能。變變，說(shuō)說(shuō)明明觸觸發(fā)發(fā)器器時(shí)時(shí)，觸觸發(fā)發(fā)器器狀狀態(tài)態(tài)保保持持不不，當(dāng)當(dāng)11)3(DD SR。，時(shí)時(shí)，則則，當(dāng)當(dāng)1100)4(DD QQSR此時(shí)如果兩個(gè)輸入信號(hào)同時(shí)發(fā)生由此時(shí)如果兩個(gè)輸入信號(hào)同時(shí)發(fā)生由0到到1的變化，則會(huì)出現(xiàn)的變化，則會(huì)出現(xiàn)所謂所謂競(jìng)爭(zhēng)現(xiàn)象競(jìng)爭(zhēng)現(xiàn)象。由于兩個(gè)。由于兩個(gè)與非與非門(mén)的延遲時(shí)間無(wú)法確定，使得觸門(mén)的延遲時(shí)間無(wú)法

33、確定，使得觸發(fā)器最終穩(wěn)定狀態(tài)也不能確定。發(fā)器最終穩(wěn)定狀態(tài)也不能確定。SDRDQQSR圖5- -1- -5 基本觸發(fā)器邏輯符號(hào)表示低電平有效。表示低電平有效。&G1G2QQRDSD圖5-2-1 鐘控 R- -S 觸發(fā)器結(jié)構(gòu)與功能結(jié)構(gòu)與功能由由基本觸發(fā)器基本觸發(fā)器和和觸發(fā)引觸發(fā)引導(dǎo)電路導(dǎo)電路組成。組成。&G3G4RSCP當(dāng)當(dāng)CP=0時(shí)，不論輸入信時(shí)，不論輸入信號(hào)號(hào)R和和S如何變化，基本觸發(fā)如何變化，基本觸發(fā)器輸入信號(hào)全為器輸入信號(hào)全為1，所以觸發(fā)，所以觸發(fā)器器保持保持原狀態(tài)不變。原狀態(tài)不變。RRSS DD同步同步R- -S觸發(fā)器觸發(fā)器當(dāng)當(dāng)CP=1時(shí)，輸入信號(hào)時(shí)，輸入信號(hào)R和和S可以

34、使觸發(fā)器狀態(tài)發(fā)生變化，且可以使觸發(fā)器狀態(tài)發(fā)生變化，且與基本觸發(fā)器具有相同的邏輯功能。此時(shí)有：與基本觸發(fā)器具有相同的邏輯功能。此時(shí)有：(1) 狀態(tài)轉(zhuǎn)移真值表狀態(tài)轉(zhuǎn)移真值表RSQn+100Qn01110011不確定不確定表5-2-1 鐘控R- -S觸發(fā)器狀態(tài)轉(zhuǎn)移真值表(2) 特征方程特征方程 （約約束束條條件件） 0 1RSQRSQnn(3) 狀態(tài)轉(zhuǎn)移圖狀態(tài)轉(zhuǎn)移圖R=0, S=1R=1, S=0R= 0S=R= S= 0圖5-2-2 鐘控R- -S觸發(fā)器狀態(tài)轉(zhuǎn)移圖0功能描述功能描述（CP =1）(4) 激勵(lì)表激勵(lì)表Qn Qn +1RS0 000 1011 0101 10表5-2-2 鐘控R- -S

35、觸發(fā)器激勵(lì)表(5) 工作波形圖工作波形圖RCPS圖5-2-1 鐘控R- -S觸發(fā)器工作波形圖不定不定圖5-3- -1 主從R- -S觸發(fā)器主從R-S觸發(fā)器電路結(jié)構(gòu)&G5G6Q主主Q主主&G7G8RSCP&G1G2QQ&G3G41主觸發(fā)器主觸發(fā)器從觸發(fā)器從觸發(fā)器G9由兩個(gè)電位觸發(fā)方式的鐘控觸發(fā)器級(jí)聯(lián)而成，分別稱(chēng)由兩個(gè)電位觸發(fā)方式的鐘控觸發(fā)器級(jí)聯(lián)而成，分別稱(chēng)為主為主觸發(fā)器觸發(fā)器和和從觸發(fā)器從觸發(fā)器。主觸發(fā)器的輸出是從觸發(fā)器的輸入，分別。主觸發(fā)器的輸出是從觸發(fā)器的輸入，分別受互補(bǔ)的時(shí)鐘脈沖控制。受互補(bǔ)的時(shí)鐘脈沖控制。主從觸發(fā)器基本原理主從觸發(fā)器基本原理2 2主從主從J

36、- -K觸發(fā)器觸發(fā)器圖5-3- -3 主從J- -K觸發(fā)器&G5G6Q主主Q主主&G7G8KJCP&G1G2QQ&G3G41G9與主從與主從R- -S觸發(fā)器對(duì)比可知：主從觸發(fā)器對(duì)比可知：主從J- -K觸發(fā)器消除了對(duì)輸入觸發(fā)器消除了對(duì)輸入信號(hào)的約束條件，在信號(hào)的約束條件，在CP信號(hào)的下降沿觸發(fā)，功能與鐘控信號(hào)的下降沿觸發(fā)，功能與鐘控J- -K觸觸發(fā)器一致。發(fā)器一致。維持阻塞維持阻塞D D觸發(fā)器觸發(fā)器圖5-4- -2 維持阻塞D觸發(fā)器FGDCP&ABQQ&CESDRDabRDSDQ&DQSDRDCP圖5-4- -3 上升沿觸發(fā)的D觸發(fā)器邏輯符

37、號(hào)置1阻塞線維持阻塞維持阻塞D觸發(fā)器為觸發(fā)器為上升上升沿觸發(fā)沿觸發(fā)，邏輯功能與鐘控，邏輯功能與鐘控D觸發(fā)觸發(fā)器一致。器一致。 CPDQn1&直接置直接置0端端直接置直接置1端端維持維持-阻塞阻塞D觸發(fā)器觸發(fā)器RDQCPSDD圖5-4- -5 D 觸發(fā)器的工作波形n六時(shí)序邏輯電路 1）掌握時(shí)序電路的特點(diǎn)、描述方法和分析方法。 2）掌握計(jì)數(shù)器、寄存器等常用時(shí)序電路的工作原理、邏輯功能及使用方法。 3）掌握同步時(shí)序電路的設(shè)計(jì)方法。時(shí)序邏輯電路的分析步驟時(shí)序邏輯電路的分析步驟1. 根據(jù)給定的時(shí)序邏輯電路，寫(xiě)出存儲(chǔ)電路（如觸發(fā)器）根據(jù)給定的時(shí)序邏輯電路，寫(xiě)出存儲(chǔ)電路（如觸發(fā)器）的的驅(qū)動(dòng)方程驅(qū)動(dòng)方

38、程（輸入信號(hào)的邏輯表達(dá)式）。（輸入信號(hào)的邏輯表達(dá)式）。2. 寫(xiě)出存儲(chǔ)電路的寫(xiě)出存儲(chǔ)電路的狀態(tài)轉(zhuǎn)移方程狀態(tài)轉(zhuǎn)移方程，并根據(jù)輸出電路，寫(xiě)出，并根據(jù)輸出電路，寫(xiě)出輸出函數(shù)表達(dá)式輸出函數(shù)表達(dá)式。3. 由狀態(tài)轉(zhuǎn)移方程和輸出函數(shù)表達(dá)式，列出狀態(tài)轉(zhuǎn)移表，由狀態(tài)轉(zhuǎn)移方程和輸出函數(shù)表達(dá)式，列出狀態(tài)轉(zhuǎn)移表，或畫(huà)出或畫(huà)出狀態(tài)轉(zhuǎn)移圖狀態(tài)轉(zhuǎn)移圖。4. 畫(huà)畫(huà)工作波形圖工作波形圖（時(shí)序圖）。（時(shí)序圖）。5. 歸納時(shí)序邏輯電路的邏輯功能。歸納時(shí)序邏輯電路的邏輯功能。設(shè)計(jì)要求設(shè)計(jì)要求建立原始狀態(tài)圖或狀態(tài)表建立原始狀態(tài)圖或狀態(tài)表狀態(tài)簡(jiǎn)化狀態(tài)簡(jiǎn)化狀態(tài)分配狀態(tài)分配存儲(chǔ)器選擇存儲(chǔ)器選擇存儲(chǔ)器控制及電路輸出存儲(chǔ)器控制及電路輸出最佳？最佳

39、？電路結(jié)構(gòu)圖電路結(jié)構(gòu)圖圖6-3-1 時(shí)序電路設(shè)計(jì)過(guò)程否否是是同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟 采用中規(guī)模集成器件實(shí)現(xiàn)任意模值計(jì)數(shù)采用中規(guī)模集成器件實(shí)現(xiàn)任意模值計(jì)數(shù)( (分頻分頻) )器器應(yīng)用應(yīng)用N進(jìn)制中規(guī)模集成器件實(shí)現(xiàn)任意模值進(jìn)制中規(guī)模集成器件實(shí)現(xiàn)任意模值M(Mv- -，則輸出為高電平，反之輸則輸出為高電平，反之輸出為低電平。出為低電平?；居|發(fā)器基本觸發(fā)器置置0端，低電平有效端，低電平有效泄放三極管，為外接泄放三極管，為外接電容提供充、放電回路。電容提供充、放電回路。輸出緩沖器，起整形和提高負(fù)載的作用。輸出緩沖器，起整形和提高負(fù)載的作用。和和分分壓壓，分分別別為為

40、參參考考電電壓壓，由由分分壓壓電電阻阻CC31CC32VVn八半導(dǎo)體存儲(chǔ)器 1）理解ROM、RAM的電路結(jié)構(gòu)、工作原理和擴(kuò)展存儲(chǔ)容量的方法。 2）理解用ROM實(shí)現(xiàn)組合邏輯函數(shù)的方法。n九可編程邏輯器件 1）理解可編程邏輯器件的基本特征及編程原理。 2）了解PAL、GAL、FPGA和CPLD的特點(diǎn)及電路結(jié)構(gòu)。 用用ROM實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù)依據(jù)：依據(jù)：ROM是由是由與與陣列和陣列和或或陣列組成的組合邏輯電路。陣列組成的組合邏輯電路。將將與與陣列地址端陣列地址端A0An當(dāng)作邏輯函數(shù)的輸入變量，則當(dāng)作邏輯函數(shù)的輸入變量，則可在地址譯碼器輸出端（即字線）上產(chǎn)生全部最小項(xiàng)；可在地址譯碼器輸出

41、端（即字線）上產(chǎn)生全部最小項(xiàng)；或或陣列的輸出（位線）是將與之相連字線上的信息相陣列的輸出（位線）是將與之相連字線上的信息相或或以后作為輸出的，因此在數(shù)據(jù)輸出端可獲得有關(guān)最小項(xiàng)相以后作為輸出的，因此在數(shù)據(jù)輸出端可獲得有關(guān)最小項(xiàng)相或或的表達(dá)式。的表達(dá)式。結(jié)論：結(jié)論：ROM有幾個(gè)數(shù)據(jù)輸出端，即可獲得幾個(gè)邏輯函數(shù)的有幾個(gè)數(shù)據(jù)輸出端，即可獲得幾個(gè)邏輯函數(shù)的輸出。輸出。方法：方法：列出函數(shù)的真值表，直接畫(huà)出存儲(chǔ)矩陣的陣列圖。列出函數(shù)的真值表，直接畫(huà)出存儲(chǔ)矩陣的陣列圖。？回顧與思考：回顧與思考：譯碼器實(shí)現(xiàn)組合邏輯函數(shù)的方法及步驟？譯碼器實(shí)現(xiàn)組合邏輯函數(shù)的方法及步驟？例例7- -1 用用PROM構(gòu)成一個(gè)碼型轉(zhuǎn)

42、換器，將構(gòu)成一個(gè)碼型轉(zhuǎn)換器，將4 4位二進(jìn)制碼位二進(jìn)制碼B3B2B1B0轉(zhuǎn)換成循環(huán)碼轉(zhuǎn)換成循環(huán)碼G3G2G1G0。表7-4-2 二進(jìn)制碼轉(zhuǎn)換為循環(huán)碼的真值表0001W1511111001W1401111101W1310110101W1200110111W1111011111W1001011011W910010011W800010010W711101010W601101110W510100110W400100100W311001100W201001000W110000000W00000G0G1G2G3WiB0B1B2B3圖7- -4- -9 用PROM實(shí)現(xiàn)二進(jìn)制碼到循環(huán)碼的轉(zhuǎn)換11&1A

43、3A2W0W1W2W3G3G2G1G0( a ) 未未編程的164位PROM11A1A0Y3Y2Y1Y0W4W5W6W7W8W9W10W11W12W13W14W15 111( b ) 編程后的或陣列1W0W1W2W3G3G2G1G0Y3Y2Y1Y0W4W5W6W7W8W9W10W11W12W13W14W15 111可編程可編程與與陣列陣列n輸入輸入k2n可編程可編程或或陣列陣列mk輸出輸出圖8-1-1 FPLA器件的基本結(jié)構(gòu)框圖FPLA器件是在器件是在PROM的基礎(chǔ)上發(fā)展而來(lái)的，由的基礎(chǔ)上發(fā)展而來(lái)的，由與與、或或兩兩級(jí)可編程級(jí)可編程邏輯陣列構(gòu)成。邏輯陣列構(gòu)成。不需要包含輸入信號(hào)所有可能的組合。

44、不需要包含輸入信號(hào)所有可能的組合。I2可編程可編程與與陣列陣列固定固定或或陣列陣列固定連接固定連接可編程連接可編程連接圖8- -1- -3 PAL器件的基本結(jié)構(gòu)I1I0&1&11輸出輸出反饋反饋輸出反饋單元輸出反饋單元反饋輸入反饋輸入 O2O1O0 PAL器件的基本結(jié)構(gòu)器件的基本結(jié)構(gòu)PAL器件由可器件由可編程的編程的與與陣列、固陣列、固定的定的或或陣列和輸出陣列和輸出反饋單元組成。反饋單元組成。不同型號(hào)不同型號(hào)PAL器件有不同的輸出器件有不同的輸出和反饋結(jié)構(gòu)，適用和反饋結(jié)構(gòu)，適用于各種組合邏輯電于各種組合邏輯電路和時(shí)序邏輯電路路和時(shí)序邏輯電路的設(shè)計(jì)。的設(shè)計(jì)。輸入輸入緩沖緩沖I輸

45、出輸出宏單元宏單元OLMC圖8-2-1 PAL型GAL器件結(jié)構(gòu)與與陣列陣列三態(tài)三態(tài)輸出輸出緩沖緩沖I/ /O PAL型型GAL器件器件PAL型型GAL器件在結(jié)構(gòu)上繼承了器件在結(jié)構(gòu)上繼承了PAL器件器件與與陣列可編程和陣列可編程和或或陣列固定的結(jié)構(gòu)，在輸出電路中采用可編程輸出邏輯宏單元陣列固定的結(jié)構(gòu)，在輸出電路中采用可編程輸出邏輯宏單元（OLMC）。）。根據(jù)根據(jù)OLMC結(jié)構(gòu)和性能不同，結(jié)構(gòu)和性能不同，PAL型型GAL器件又可分為通器件又可分為通用型、擴(kuò)展型、異步型、大電流輸出型和低功耗型等幾種類(lèi)型。用型、擴(kuò)展型、異步型、大電流輸出型和低功耗型等幾種類(lèi)型。OLMC(19)2191圖8- -2- -

46、2 GAL16V8邏輯圖CP&OLMC(18)318&OLMC(17)417&OLMC(16)516&OLMC(15)615&OLMC(14)714&OLMC(13)813&OLMC(12)912&11OE CPLD的主要性能特點(diǎn)：的主要性能特點(diǎn)：(1) 可進(jìn)行多次編程、改寫(xiě)和擦除。可進(jìn)行多次編程、改寫(xiě)和擦除。(2) 具有高密度、高速度、高可靠性和低功耗的特點(diǎn)。具有高密度、高速度、高可靠性和低功耗的特點(diǎn)。(3) I/O端數(shù)和內(nèi)含觸發(fā)器可多達(dá)數(shù)百個(gè)，集成度高。端數(shù)和內(nèi)含觸發(fā)器可多達(dá)數(shù)百個(gè)，集成度高。(4) 有靈活多樣的邏輯結(jié)構(gòu)，可滿(mǎn)

47、足各種數(shù)字電路系統(tǒng)設(shè)有靈活多樣的邏輯結(jié)構(gòu)，可滿(mǎn)足各種數(shù)字電路系統(tǒng)設(shè)計(jì)的需要。計(jì)的需要。(5) 內(nèi)部時(shí)間延遲與器件結(jié)構(gòu)和邏輯連接無(wú)關(guān)，各模塊之內(nèi)部時(shí)間延遲與器件結(jié)構(gòu)和邏輯連接無(wú)關(guān)，各模塊之間提供了固定延時(shí)的快速互連通道，可預(yù)測(cè)時(shí)間延遲，易于消間提供了固定延時(shí)的快速互連通道，可預(yù)測(cè)時(shí)間延遲，易于消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。(6) 對(duì)于采用對(duì)于采用SRAM工藝的工藝的CPLD，需要進(jìn)行數(shù)據(jù)配置才可，需要進(jìn)行數(shù)據(jù)配置才可以完成設(shè)計(jì)要求的功能，斷電后，配置數(shù)據(jù)自動(dòng)消失。以完成設(shè)計(jì)要求的功能，斷電后，配置數(shù)據(jù)自動(dòng)消失。(7) 有多位加密位，可杜絕編程數(shù)據(jù)的非法抄襲。有多位加密位，可杜絕編程數(shù)據(jù)的非法

48、抄襲。&1從其他輸入及反饋端來(lái)從其他輸入及反饋端來(lái) 共享相鄰乘積項(xiàng)和的結(jié)構(gòu)&1宏單元宏單元n- -1&1&1&1&至至n- -1宏單元宏單元1至至n+ +1宏單元宏單元選通選通開(kāi)關(guān)開(kāi)關(guān)1宏單元宏單元n宏單元宏單元n+ +1EABEABIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE.IOEIOE.IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE.IOEIOE.邏輯陣列邏輯陣列邏輯陣列塊邏輯陣列塊LAB邏輯單元邏輯單元局部互連通道局部互連通道LE嵌入陣列嵌入陣列嵌入陣列塊嵌入陣列塊邏輯陣列邏輯陣列行互

49、連通道行互連通道列互連通道列互連通道I/O單元單元 靈活邏輯單元陣列FLEX結(jié)構(gòu) XC4000系列FPGA基本結(jié)構(gòu)CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可編程開(kāi)關(guān)矩陣可編程開(kāi)關(guān)矩陣可編程輸入可編程輸入/輸出模塊輸出模塊IOB互連資源互連資源ICR可配置邏輯模塊可配置邏輯模塊CLBFPGA器件基本結(jié)構(gòu)器件基本結(jié)構(gòu)IOB提供內(nèi)部邏輯提供內(nèi)部邏輯陣列與外部引出線之間陣列與外部引出線之間的編程接口；的編程接口；ICR經(jīng)編經(jīng)編程實(shí)現(xiàn)程實(shí)現(xiàn)CLB與與CLB以以及及CLB與與IOB之間的互之間的互連。連。FPGA器件的性能特點(diǎn)：器件的性能特點(diǎn)：(1)

50、 采用采用SRAM編程技術(shù)，具有高密度、高速度、高可靠性編程技術(shù)，具有高密度、高速度、高可靠性和低功耗的特性。和低功耗的特性。(2) 提供豐富的提供豐富的I/O端數(shù)和觸發(fā)器，集成度遠(yuǎn)遠(yuǎn)高于端數(shù)和觸發(fā)器，集成度遠(yuǎn)遠(yuǎn)高于PAL和和GAL器件。器件。(3) FPGA器件結(jié)構(gòu)靈活，內(nèi)部的器件結(jié)構(gòu)靈活，內(nèi)部的CLB、IOB和和ICR均可以均可以編程，可以實(shí)現(xiàn)多個(gè)變量的任意邏輯。編程，可以實(shí)現(xiàn)多個(gè)變量的任意邏輯。(4) 某些器件提供片內(nèi)高速某些器件提供片內(nèi)高速RAM，可用于，可用于FIFO等設(shè)計(jì)。等設(shè)計(jì)。(5) 使用使用FPGA器件時(shí)需要進(jìn)行數(shù)據(jù)配置，斷電后，配置數(shù)器件時(shí)需要進(jìn)行數(shù)據(jù)配置，斷電后，配置數(shù)據(jù)自動(dòng)丟失。據(jù)自動(dòng)丟失。(6) 內(nèi)部時(shí)延與器件結(jié)構(gòu)和邏輯連接有關(guān)，傳輸時(shí)延不可預(yù)內(nèi)部時(shí)延與器件結(jié)構(gòu)和邏輯連接有關(guān)，傳輸時(shí)延不可預(yù)測(cè)。測(cè)。n十?dāng)?shù)-模轉(zhuǎn)換器和模-數(shù)轉(zhuǎn)換器 1）了解D/A、A/D轉(zhuǎn)換器的功能及主要參數(shù)。 2）理解常見(jiàn)的D/A和A/D轉(zhuǎn)換器的電路組成、工作原理、特點(diǎn)及應(yīng)用 數(shù)模轉(zhuǎn)換原理數(shù)模轉(zhuǎn)換原理圖10-2-1 DAC輸出特性0000001101101001110011