8路數(shù)據(jù)選擇器16位奇偶檢驗(yàn)器的設(shè)計(jì)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上課 程 設(shè) 計(jì) 報(bào) 告（理工類）課程名稱： EDA技術(shù) 專業(yè)班級(jí)： 電子科學(xué)與技術(shù)102 學(xué)生學(xué)號(hào)： 學(xué)生姓名： 江杰 所屬院部： 物電學(xué)院 指導(dǎo)教師： 顧涵 20 12 20 13 學(xué)年 第 1 學(xué)期設(shè)計(jì)項(xiàng)目名稱：8位數(shù)據(jù)選擇器與16位奇偶校驗(yàn)器設(shè)計(jì)同組學(xué)生姓名：張海軍、賀旌、蔣寧洲 實(shí)驗(yàn)地點(diǎn)： 力行樓203 設(shè)計(jì)成績(jī)： 批改教師： 批改時(shí)間： 一、設(shè)計(jì)目的和要求1. 課程設(shè)計(jì)目的本實(shí)驗(yàn)課程的目的，旨在通過(guò)上機(jī)實(shí)驗(yàn)自己進(jìn)行EDA設(shè)計(jì)，使學(xué)生加深理解EDA技術(shù)的基本方法，幫助和培養(yǎng)學(xué)生建立利用原理圖和硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)的基本方法和利用EDA工具軟件（MAX+pl

2、us）設(shè)計(jì)簡(jiǎn)單數(shù)字電子系統(tǒng)的能力，為以后從事有關(guān)數(shù)字電子系統(tǒng)方面的設(shè)計(jì)和研究開發(fā)工作打下基礎(chǔ)。2. 課程設(shè)計(jì)的基本要求1、通過(guò)課程設(shè)計(jì)使學(xué)生能熟練掌握一種EDA軟件（MAXPLUS2）的使用方法，能熟練進(jìn)行設(shè)計(jì)輸入、編譯、管腳分配、下載等過(guò)程。2、通過(guò)課程設(shè)計(jì)使學(xué)生能利用EDA軟件（MAXPLUS2）進(jìn)行至少一個(gè)電子技術(shù)綜合問(wèn)題的設(shè)計(jì)（內(nèi)容可由老師指定或自由選擇），設(shè)計(jì)輸入可采用圖形輸入法或AHDL硬件描述語(yǔ)言輸入法。3、通過(guò)課程設(shè)計(jì)使學(xué)生初步具有分析、尋找和排除電子電路中常見故障的能力。4、通過(guò)課程設(shè)計(jì)使學(xué)生能獨(dú)立寫出嚴(yán)謹(jǐn)?shù)?、有理論根?jù)的、實(shí)事求是的、文理通順的字跡端正的課程設(shè)計(jì)報(bào)告。3.

3、課程設(shè)計(jì)類型EDA技術(shù)VHDL程序設(shè)計(jì)二、 儀器和設(shè)備計(jì)算機(jī)，MAX+plus軟件三、 設(shè)計(jì)過(guò)程1. 設(shè)計(jì)內(nèi)容和要求a）.設(shè)計(jì)一個(gè)八選一數(shù)據(jù)選擇器，同時(shí)每一個(gè)輸入端口又由3個(gè)二進(jìn)制位組成，輸出端口是從前八個(gè)端口選擇一個(gè)由3個(gè)二進(jìn)制位組成的端口。b）.設(shè)計(jì)一個(gè)16位奇偶校驗(yàn)器，對(duì)輸入的信號(hào)進(jìn)行統(tǒng)計(jì)奇數(shù)或者偶數(shù)的數(shù)量。將其奇偶校驗(yàn)的結(jié)果輸出，若為奇數(shù)個(gè)1 輸出為高電平；若為偶數(shù)個(gè)1輸出為低電平2. 設(shè)計(jì)方法和開發(fā)步驟a).方法：查閱相關(guān)資料，找到對(duì)于一個(gè)四選一數(shù)據(jù)選擇器和8位奇偶校驗(yàn)器的介紹，運(yùn)用類比的方法寫出設(shè)計(jì)所需要的程序。b).步驟： 去圖書館查找相關(guān)資料，了解基本原理； 寫出真值表，根據(jù)真

4、值表分析程序結(jié)構(gòu)； 確定輸入輸出，且數(shù)據(jù)選擇器使用case語(yǔ)句，奇偶校驗(yàn)器使用loop結(jié)構(gòu)； 參考四選一數(shù)據(jù)選擇器，8位奇偶校驗(yàn)器，寫出VHDL程序；綜合編譯，仿真，并進(jìn)一步完善。3. 設(shè)計(jì)思路a)八選一數(shù)據(jù)選擇器執(zhí)行對(duì)8個(gè)數(shù)據(jù)源的選擇，d0,d1,d2,d3,d4,d5,d 6,d7 定義為七個(gè)數(shù)據(jù)輸入端口作為數(shù)據(jù)輸入端。使用三位地址碼產(chǎn)生8個(gè)地址信號(hào)，由a0a1a2選擇信號(hào)，從而實(shí)現(xiàn)y的選擇輸出。真值表如下：輸入輸出A2A1A0Y000D0001D1010D2011D3100D4101D5110D6111D7又因?yàn)槲覀兊拿總€(gè)輸入端口又由3個(gè)二進(jìn)制位組成，輸出又由某一個(gè)端口的三個(gè)二進(jìn)制位組成

5、，只要再把每一個(gè)輸入端口，輸出端口設(shè)成具有3個(gè)的位矢量，然后再做其余的相應(yīng)修改即可。b)可以使用FOR_LOOP語(yǔ)句，語(yǔ)法格式如下：LOOP標(biāo)號(hào): FOR 循環(huán)變量，IN 循環(huán)次數(shù)范圍 LOOP順序語(yǔ)句END LOOP LOOP標(biāo)號(hào)；FOR后的“循環(huán)變量”是一個(gè)臨時(shí)變量，屬LOOP語(yǔ)句的局部變量，不必事先定義。“循環(huán)次數(shù)范圍”規(guī)定LOOP語(yǔ)句中的順序語(yǔ)句被執(zhí)行的次數(shù)。循環(huán)變量從循環(huán)次數(shù)數(shù)范圍的初值開始，每執(zhí)行完一次順序語(yǔ)句后遞增1，直至達(dá)到循環(huán)次數(shù)范圍指定的最大值。其中定義輸入端口十六位的數(shù)據(jù)總線為a, 輸出端口y將其奇偶校驗(yàn)的結(jié)果輸出。4. 設(shè)計(jì)難點(diǎn)a )在設(shè)計(jì)數(shù)據(jù)選擇器的時(shí)候沒有理解輸入輸

6、出端口還是由3個(gè)二進(jìn)制位組成，理解出錯(cuò)，還用元件例化的方法走了不少?gòu)澛贰 )16位奇偶校驗(yàn)器由于對(duì)for .loop 語(yǔ)句的不熟悉調(diào)試不少時(shí)間。四、 設(shè)計(jì)結(jié)果與分析1. 思路問(wèn)題以及測(cè)試結(jié)果失敗分析a )由于八選一數(shù)據(jù)選擇器比較的簡(jiǎn)單，大體的程序編寫出來(lái)了，由于剛開始沒理解要求，輸入輸出都要求是由3個(gè)二進(jìn)制位組成，按著自己的錯(cuò)誤理解進(jìn)行再修改而沒有成功，最后在老師的又一次講述下聽懂了要求，然后很快就出來(lái)了。b.)16位奇偶校驗(yàn)器調(diào)試著幾次就沒什么問(wèn)題了。2. 程序簡(jiǎn)要說(shuō)明VHDL代碼如下八選一數(shù)據(jù)選擇器（每個(gè)輸入輸出端口都是由3個(gè)二進(jìn)制位組成）LIBRARY IEEE;USE IEEE.ST

7、D_LOGIC_1164.ALL;ENTITY EIGHT_XUAN_1 IS PORT(RST: IN STD_LOGIC; A: IN STD_LOGIC_VECTOR(2 DOWNTO 0); -定義A2，A1，A0的端口為輸入 D0: IN STD_LOGIC_VECTOR(2 DOWNTO 0); D1: IN STD_LOGIC_VECTOR(2 DOWNTO 0); D2: IN STD_LOGIC_VECTOR(2 DOWNTO 0); D3: IN STD_LOGIC_VECTOR(2 DOWNTO 0); D4: IN STD_LOGIC_VECTOR(2 DOWNTO 0

8、); D5: IN STD_LOGIC_VECTOR(2 DOWNTO 0); D6: IN STD_LOGIC_VECTOR(2 DOWNTO 0); D7: IN STD_LOGIC_VECTOR(2 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); -定義Q2，Q1，Q0的端口為輸出END EIGHT_XUAN_1;ARCHITECTURE ART OF EIGHT_XUAN_1 ISSIGNAL Q1: STD_LOGIC_VECTOR(2 DOWNTO 0); -定義信號(hào)量BEGINPROCESS(A)BEGINIF RST='1

9、' THEN Q1<="000" -當(dāng)復(fù)位信號(hào)“1”有效，清零ELSECASE A IS -對(duì)信號(hào)量賦值，實(shí)現(xiàn)選擇的功能 WHEN "000"=> Q1 <= D0; WHEN "001"=> Q1 <= D1; WHEN "010"=> Q1 <= D2; WHEN "011"=> Q1 <= D3; WHEN "100"=> Q1 <= D4; WHEN "101"=> Q

10、1 <= D5; WHEN "110"=> Q1 <= D6; WHEN "111"=> Q1 <= D7; WHEN OTHERS => NULL; -當(dāng)A沒被列出來(lái)時(shí)，Q1執(zhí)行空操作END CASE;END IF;END PROCESS;Q<= Q1;END ART;仿真波形如下：16位奇偶檢驗(yàn)器設(shè)計(jì)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY parity_check ISPORT (a:IN STD_LOGIC_VECTOR (15 DOWNTO 0);

11、-輸入端口十六位的數(shù)據(jù)y:OUT STD_LOGIC); -將其奇偶校驗(yàn)的結(jié)果輸出，若為奇數(shù)個(gè)1 輸出為高電平；若為偶數(shù)個(gè)1輸出為低電平END parity_check;ARCHITECTURE arch OF parity_check ISBEGINPROCESS(a)VARIABLE temp:STD_LOGIC; BEGINtemp:='0' -偶校驗(yàn)初始值設(shè)為0，奇校驗(yàn)初始值設(shè)為1FOR i IN 0 TO 15 LOOPtemp:=temp XOR a(i); -Temp與a（i）異或 將 其結(jié)果賦給tempEND LOOP;y<=temp;END PROCES

12、S;END arch;仿真波形如下：五、 實(shí)驗(yàn)心得體會(huì)通過(guò)本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。雖然軟件的仿真功能很強(qiáng)大，但是還是需要操作人員仔細(xì)的進(jìn)行觀察及調(diào)試的，否則也容易出現(xiàn)仿真錯(cuò)誤。在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過(guò)這次設(shè)計(jì)和設(shè)計(jì)中遇到的問(wèn)題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在應(yīng)用VHDL的過(guò)程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用VHDL硬件描述語(yǔ)言的形