數(shù)字系統(tǒng)設(shè)計(jì)方法

1、 數(shù)字系統(tǒng)設(shè)計(jì)方法數(shù)字系統(tǒng)設(shè)計(jì)方法主講人：徐向民教授主講人：徐向民教授數(shù)字系統(tǒng)設(shè)計(jì)過(guò)程的四個(gè)級(jí)別：性能級(jí)、功能級(jí)、結(jié)構(gòu)級(jí)、物理級(jí)。數(shù)字系統(tǒng)設(shè)計(jì)過(guò)程的四個(gè)級(jí)別：性能級(jí)、功能級(jí)、結(jié)構(gòu)級(jí)、物理級(jí)。自頂向下的設(shè)計(jì)方法是一種由抽象的定義到具體的實(shí)現(xiàn)、由高層次到自頂向下的設(shè)計(jì)方法是一種由抽象的定義到具體的實(shí)現(xiàn)、由高層次到低層次的轉(zhuǎn)換逐步求精的設(shè)計(jì)方法。低層次的轉(zhuǎn)換逐步求精的設(shè)計(jì)方法。模塊化技術(shù)就是將系統(tǒng)總的功能分解成若干個(gè)子功能，通過(guò)仔細(xì)定義模塊化技術(shù)就是將系統(tǒng)總的功能分解成若干個(gè)子功能，通過(guò)仔細(xì)定義和描述的子系統(tǒng)來(lái)實(shí)現(xiàn)相應(yīng)子功能。和描述的子系統(tǒng)來(lái)實(shí)現(xiàn)相應(yīng)子功能。詳述串行數(shù)據(jù)接收器的設(shè)計(jì)過(guò)程詳述串行數(shù)據(jù)接

2、收器的設(shè)計(jì)過(guò)程從邏輯設(shè)計(jì)轉(zhuǎn)換成電路實(shí)現(xiàn)的物理設(shè)計(jì)過(guò)程當(dāng)中，迭代是一類(lèi)很有用從邏輯設(shè)計(jì)轉(zhuǎn)換成電路實(shí)現(xiàn)的物理設(shè)計(jì)過(guò)程當(dāng)中，迭代是一類(lèi)很有用的技術(shù)。的技術(shù)。數(shù)字系統(tǒng)設(shè)計(jì)過(guò)程可以分為四個(gè)層次：數(shù)字系統(tǒng)設(shè)計(jì)過(guò)程可以分為四個(gè)層次：1.1.性能級(jí)性能級(jí)2.2.功能級(jí)功能級(jí)3.3.結(jié)構(gòu)級(jí)結(jié)構(gòu)級(jí)4.4.物理級(jí)物理級(jí)系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)：將性能級(jí)的說(shuō)明映射為功能：將性能級(jí)的說(shuō)明映射為功能級(jí)的設(shè)計(jì)過(guò)程級(jí)的設(shè)計(jì)過(guò)程邏輯設(shè)計(jì)邏輯設(shè)計(jì)：將功能級(jí)的描述轉(zhuǎn)換為結(jié)構(gòu)：將功能級(jí)的描述轉(zhuǎn)換為結(jié)構(gòu)（邏輯）的過(guò)程（邏輯）的過(guò)程物理設(shè)計(jì)物理設(shè)計(jì)：將邏輯結(jié)構(gòu)轉(zhuǎn)換為物理級(jí)：將邏輯結(jié)構(gòu)轉(zhuǎn)換為物理級(jí)（電路）的實(shí)現(xiàn)（電路）的實(shí)現(xiàn)性能級(jí)功能級(jí)系統(tǒng)設(shè)計(jì)邏

3、輯設(shè)計(jì)結(jié)構(gòu)級(jí)物理設(shè)計(jì)物理級(jí)數(shù)字系統(tǒng)設(shè)計(jì)數(shù)字系統(tǒng)設(shè)計(jì)的四個(gè)層次的四個(gè)層次 性能級(jí)：性能級(jí)：要求回答開(kāi)發(fā)系統(tǒng)要求回答開(kāi)發(fā)系統(tǒng)“做做什么什么”這個(gè)問(wèn)題這個(gè)問(wèn)題功能級(jí)：功能級(jí)：把系統(tǒng)劃分為若干子系把系統(tǒng)劃分為若干子系統(tǒng)統(tǒng)結(jié)構(gòu)級(jí)：結(jié)構(gòu)級(jí)：將模塊的功能描述轉(zhuǎn)化將模塊的功能描述轉(zhuǎn)化為實(shí)現(xiàn)模塊功能的具體為實(shí)現(xiàn)模塊功能的具體硬件和軟件的描述硬件和軟件的描述物理級(jí)：物理級(jí)：物理級(jí)也稱(chēng)為電路級(jí)。它物理級(jí)也稱(chēng)為電路級(jí)。它把上一步描述功能的算法把上一步描述功能的算法轉(zhuǎn)為物理實(shí)現(xiàn)轉(zhuǎn)為物理實(shí)現(xiàn)性能級(jí)功能級(jí)系統(tǒng)設(shè)計(jì)邏輯設(shè)計(jì)結(jié)構(gòu)級(jí)物理設(shè)計(jì)物理級(jí) 自頂向下的設(shè)計(jì)方法采用系統(tǒng)層次結(jié)自頂向下的設(shè)計(jì)方法采用系統(tǒng)層次結(jié)構(gòu)，將系統(tǒng)的設(shè)計(jì)構(gòu)

4、，將系統(tǒng)的設(shè)計(jì)分成幾個(gè)層次進(jìn)行描述分成幾個(gè)層次進(jìn)行描述。 由系統(tǒng)的由系統(tǒng)的性能級(jí)描述性能級(jí)描述導(dǎo)出實(shí)現(xiàn)系統(tǒng)功導(dǎo)出實(shí)現(xiàn)系統(tǒng)功能的算法，即能的算法，即系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)。 由由功能級(jí)描述功能級(jí)描述設(shè)計(jì)出系統(tǒng)結(jié)構(gòu)框圖，設(shè)計(jì)出系統(tǒng)結(jié)構(gòu)框圖，然后進(jìn)行然后進(jìn)行邏輯設(shè)計(jì)邏輯設(shè)計(jì)，詳細(xì)給出實(shí)現(xiàn)系統(tǒng)的，詳細(xì)給出實(shí)現(xiàn)系統(tǒng)的硬件和軟件描述。硬件和軟件描述。 模塊化技術(shù)就是模塊化技術(shù)就是將系統(tǒng)總的功能分解成若干個(gè)將系統(tǒng)總的功能分解成若干個(gè)子功能，子功能，通過(guò)仔細(xì)定義和描述的子系統(tǒng)來(lái)實(shí)現(xiàn)相應(yīng)通過(guò)仔細(xì)定義和描述的子系統(tǒng)來(lái)實(shí)現(xiàn)相應(yīng)子功能。子功能。模塊技術(shù)是系統(tǒng)設(shè)計(jì)中的主要技術(shù)模塊技術(shù)是系統(tǒng)設(shè)計(jì)中的主要技術(shù) 一個(gè)系統(tǒng)的實(shí)現(xiàn)可以

5、有多種方案，劃分功能一個(gè)系統(tǒng)的實(shí)現(xiàn)可以有多種方案，劃分功能模塊也有多種模塊結(jié)構(gòu)。結(jié)構(gòu)決定系統(tǒng)的品質(zhì)，模塊也有多種模塊結(jié)構(gòu)。結(jié)構(gòu)決定系統(tǒng)的品質(zhì)，一個(gè)結(jié)構(gòu)合理的系統(tǒng)可望通過(guò)參數(shù)的調(diào)整獲得最一個(gè)結(jié)構(gòu)合理的系統(tǒng)可望通過(guò)參數(shù)的調(diào)整獲得最佳的性能。在劃分系統(tǒng)的模塊結(jié)構(gòu)時(shí)，應(yīng)考慮以佳的性能。在劃分系統(tǒng)的模塊結(jié)構(gòu)時(shí)，應(yīng)考慮以下幾個(gè)方面：下幾個(gè)方面：限制條件：技術(shù)的先進(jìn)性和可行性、經(jīng)費(fèi)、開(kāi)發(fā)時(shí)間、可獲得的資料等期望的目標(biāo)：功能、易理解性、可靠性、易維護(hù)性等如何將系統(tǒng)劃分為一組相對(duì)獨(dú)立又相互聯(lián)系的模塊模塊之間有哪些數(shù)據(jù)流和控制流信息如何有規(guī)則地控制各模塊交互作用如何評(píng)價(jià)模塊結(jié)構(gòu)的質(zhì)量系統(tǒng)模塊結(jié)構(gòu)的方法系統(tǒng)模塊結(jié)構(gòu)

6、的方法模塊結(jié)構(gòu)框圖模塊結(jié)構(gòu)框圖：以框圖：以框圖的形式表示系統(tǒng)由哪些的形式表示系統(tǒng)由哪些模塊組成以及模塊之間模塊組成以及模塊之間的相互關(guān)系。的相互關(guān)系。模塊功能說(shuō)明：模塊功能說(shuō)明：采用采用自然語(yǔ)言或?qū)Ｓ谜Z(yǔ)言，自然語(yǔ)言或?qū)Ｓ谜Z(yǔ)言，以算法形式描述模塊以算法形式描述模塊的輸入的輸入/ /輸出信號(hào)和模輸出信號(hào)和模塊的功能、作用和限塊的功能、作用和限制。制。性能級(jí)設(shè)計(jì)性能級(jí)設(shè)計(jì)u數(shù)據(jù)多少位？數(shù)據(jù)多少位？u傳輸格式？傳輸格式？u傳輸速率？傳輸速率？u信號(hào)電平？信號(hào)電平？u其他？其他？ 設(shè)串行數(shù)據(jù)設(shè)串行數(shù)據(jù)8 8位，奇校驗(yàn)，按位，奇校驗(yàn)，按RS232CRS232C格式傳輸（如格式傳輸（如上圖所示），上圖所示）

7、，TTLTTL電平，傳輸速率電平，傳輸速率100KBPS100KBPS。要求并行。要求并行輸出接收數(shù)據(jù)且指出所收數(shù)據(jù)是否有奇偶誤差。輸出接收數(shù)據(jù)且指出所收數(shù)據(jù)是否有奇偶誤差。 系統(tǒng)結(jié)構(gòu)級(jí)設(shè)計(jì)系統(tǒng)結(jié)構(gòu)級(jí)設(shè)計(jì)設(shè)定輸入輸出變量設(shè)定輸入輸出變量構(gòu)思數(shù)據(jù)處理器功能構(gòu)思數(shù)據(jù)處理器功能部件部件列出控制器應(yīng)輸出的列出控制器應(yīng)輸出的控制信號(hào)控制信號(hào)列出數(shù)據(jù)處理器應(yīng)輸列出數(shù)據(jù)處理器應(yīng)輸出的狀態(tài)信號(hào)出的狀態(tài)信號(hào)外部輸入數(shù)據(jù)為外部輸入數(shù)據(jù)為X X ，輸出分別為，輸出分別為Z(8Z(8位數(shù)位數(shù)據(jù)據(jù)) )，C C（輸出標(biāo)志），（輸出標(biāo)志），P P（奇偶誤差指示）。（奇偶誤差指示）。其中：其中：C=1 C=1 輸出數(shù)據(jù)有效

8、；輸出數(shù)據(jù)有效；C=0 C=0 輸出數(shù)據(jù)無(wú)效輸出數(shù)據(jù)無(wú)效P=1 P=1 有奇偶誤差；有奇偶誤差； P=0 P=0 無(wú)奇偶誤差無(wú)奇偶誤差移位寄存器移位寄存器(R), (R), 計(jì)數(shù)器計(jì)數(shù)器(CNT), (CNT), 觸發(fā)器觸發(fā)器(C), (C), 觸發(fā)器觸發(fā)器(P)(P)和相關(guān)組合邏輯等和相關(guān)組合邏輯等清零信號(hào)，移位信號(hào)，計(jì)數(shù)控制信號(hào)，觸清零信號(hào)，移位信號(hào)，計(jì)數(shù)控制信號(hào)，觸發(fā)器發(fā)器P P和觸發(fā)器和觸發(fā)器C C置置1 1置置0 0信號(hào)等信號(hào)等起始信號(hào)，收到起始信號(hào)，收到8 8位，奇偶誤差位，奇偶誤差根據(jù)上面的分析，可以得到系統(tǒng)的結(jié)構(gòu)框圖如下:組合電路組合電路CNTRCP控制器控制器XZST控制器應(yīng)

9、該輸出的信號(hào)：控制器應(yīng)該輸出的信號(hào)：清零信號(hào)、移位信號(hào)、計(jì)清零信號(hào)、移位信號(hào)、計(jì)數(shù)器控制信號(hào)、觸發(fā)器數(shù)器控制信號(hào)、觸發(fā)器P P和和觸發(fā)器觸發(fā)器C C置置1 1置置0 0信號(hào)。信號(hào)。數(shù)據(jù)處理器反饋給控制器的信號(hào)：數(shù)據(jù)處理器反饋給控制器的信號(hào)：起始信號(hào)、已收到起始信號(hào)、已收到8 8位數(shù)據(jù)、有奇偶位數(shù)據(jù)、有奇偶誤差誤差虛線(xiàn)框內(nèi)對(duì)應(yīng)的是虛線(xiàn)框內(nèi)對(duì)應(yīng)的是數(shù)據(jù)處理器數(shù)據(jù)處理器邏輯級(jí)設(shè)計(jì)：邏輯級(jí)設(shè)計(jì)：(A) 處理器處理器設(shè)計(jì)和選擇各功能部件設(shè)計(jì)和選擇各功能部件: : 右移移位寄存器右移移位寄存器 74194 計(jì)數(shù)器計(jì)數(shù)器 74163 觸發(fā)器觸發(fā)器 741109 奇偶校驗(yàn)電路奇偶校驗(yàn)電路 743280定義處理

10、器狀態(tài)信號(hào)定義處理器狀態(tài)信號(hào), , 列出狀態(tài)變量表列出狀態(tài)變量表設(shè)處理器的輸出狀態(tài)信息為設(shè)處理器的輸出狀態(tài)信息為S1（起始位），S2（已收到8位），S3（有奇偶誤差），如表：如表：畫(huà)出數(shù)據(jù)處理器邏輯圖:T1194T1194DsrQ3Q0 Q3MAMBT1194T1194DsrQ3Q0 Q3MAMBZ(MSB)Z(LSB)T1163T1163S1CrQDS2QKJQT1190T1190QKJQT1190T1190+S2xSTCPCLRREADSTCS144T3280T3280FE8S3xz串行數(shù)據(jù)接收器數(shù)據(jù)處理器邏輯圖串行數(shù)據(jù)接收器數(shù)據(jù)處理器邏輯圖邏輯級(jí)設(shè)計(jì)：邏輯級(jí)設(shè)計(jì)：( (B) B) 控制器

11、控制器1.1.根據(jù)系統(tǒng)功能畫(huà)控制器的根據(jù)系統(tǒng)功能畫(huà)控制器的ASMASM圖圖( (右圖右圖) )：S1S1CLRCLRS2S2S3S3READREADSTCPSTCPSTCSTCT0T00 0T1T11 10 01 11 10 00 02.2.求控制器邏輯表達(dá)式和求控制器邏輯表達(dá)式和控制信號(hào)表達(dá)式如下：控制信號(hào)表達(dá)式如下：3.3.畫(huà)出控制器的邏輯圖：畫(huà)出控制器的邏輯圖：QQDS1S2S3STCPCLRREADSTCCRT1T0+串行數(shù)據(jù)接收器控制器邏輯圖串行數(shù)據(jù)接收器控制器邏輯圖物理級(jí)設(shè)計(jì)：物理級(jí)設(shè)計(jì)：系統(tǒng)布局、布線(xiàn)、系統(tǒng)布局、布線(xiàn)、PCBPCB、組裝、調(diào)試等（略）、組裝、調(diào)試等（略）至此，我們

12、完成了串行數(shù)據(jù)接收器的整個(gè)設(shè)計(jì)工作。由于至此，我們完成了串行數(shù)據(jù)接收器的整個(gè)設(shè)計(jì)工作。由于其本身功能就不復(fù)雜，所以其設(shè)計(jì)工作不太復(fù)雜。用其本身功能就不復(fù)雜，所以其設(shè)計(jì)工作不太復(fù)雜。用VHDLVHDL可以輕松的簡(jiǎn)化設(shè)計(jì)過(guò)程可以輕松的簡(jiǎn)化設(shè)計(jì)過(guò)程( (當(dāng)然，設(shè)計(jì)思路仍然是自頂而當(dāng)然，設(shè)計(jì)思路仍然是自頂而下的設(shè)計(jì)方法和模塊劃分下的設(shè)計(jì)方法和模塊劃分) )，使設(shè)計(jì)過(guò)程盡可能脫離硬件。，使設(shè)計(jì)過(guò)程盡可能脫離硬件。具體程序見(jiàn)教材具體程序見(jiàn)教材P127P127給出的給出的VHDLVHDL實(shí)現(xiàn)。實(shí)現(xiàn)。 從邏輯設(shè)計(jì)轉(zhuǎn)換成電路實(shí)現(xiàn)的物理設(shè)計(jì)過(guò)程當(dāng)中，迭代是一類(lèi)很有從邏輯設(shè)計(jì)轉(zhuǎn)換成電路實(shí)現(xiàn)的物理設(shè)計(jì)過(guò)程當(dāng)中，迭代是

13、一類(lèi)很有用的技術(shù)。用的技術(shù)。 迭代的思想是利用問(wèn)題本身包含的結(jié)構(gòu)特性，用簡(jiǎn)單的邏輯子網(wǎng)絡(luò)迭代的思想是利用問(wèn)題本身包含的結(jié)構(gòu)特性，用簡(jiǎn)單的邏輯子網(wǎng)絡(luò)代替復(fù)雜的組合邏輯網(wǎng)絡(luò)，實(shí)現(xiàn)要求的處理功能。代替復(fù)雜的組合邏輯網(wǎng)絡(luò)，實(shí)現(xiàn)要求的處理功能。從而最大限度降低了邏從而最大限度降低了邏輯網(wǎng)絡(luò)的設(shè)計(jì)難度，簡(jiǎn)化了設(shè)計(jì)過(guò)程。提高系統(tǒng)的性能輯網(wǎng)絡(luò)的設(shè)計(jì)難度，簡(jiǎn)化了設(shè)計(jì)過(guò)程。提高系統(tǒng)的性能/ /價(jià)格比。價(jià)格比。 迭代可以是迭代可以是時(shí)間意義上的迭代，時(shí)間意義上的迭代，即由簡(jiǎn)單的邏輯子網(wǎng)絡(luò)，在時(shí)鐘控即由簡(jiǎn)單的邏輯子網(wǎng)絡(luò)，在時(shí)鐘控制下對(duì)被處理的信息重復(fù)執(zhí)行基本的運(yùn)算，最終以串行處理的方式完成復(fù)制下對(duì)被處理的信息重復(fù)執(zhí)行

14、基本的運(yùn)算，最終以串行處理的方式完成復(fù)雜網(wǎng)絡(luò)所要完成的功能。雜網(wǎng)絡(luò)所要完成的功能。 迭代也可以是迭代也可以是空間意義上的迭代，空間意義上的迭代，即由簡(jiǎn)單的邏輯子網(wǎng)絡(luò)重復(fù)組合，即由簡(jiǎn)單的邏輯子網(wǎng)絡(luò)重復(fù)組合，以并行處理方式完成復(fù)雜網(wǎng)絡(luò)的功能以并行處理方式完成復(fù)雜網(wǎng)絡(luò)的功能 當(dāng)然，也可以是時(shí)間迭代和空間迭代的組合。當(dāng)然，也可以是時(shí)間迭代和空間迭代的組合。網(wǎng)絡(luò)輸入網(wǎng)絡(luò)輸入空間迭代網(wǎng)絡(luò)基本模型空間迭代網(wǎng)絡(luò)基本模型 由于迭代網(wǎng)絡(luò)是結(jié)構(gòu)高度重復(fù)的組合邏輯網(wǎng)絡(luò)，所以有可能利用結(jié)構(gòu)相同的由于迭代網(wǎng)絡(luò)是結(jié)構(gòu)高度重復(fù)的組合邏輯網(wǎng)絡(luò)，所以有可能利用結(jié)構(gòu)相同的子網(wǎng)絡(luò)作為單元電路，通過(guò)適當(dāng)?shù)拇觼?lái)形成所要求的結(jié)構(gòu)，以達(dá)到

15、空間意義上子網(wǎng)絡(luò)作為單元電路，通過(guò)適當(dāng)?shù)拇觼?lái)形成所要求的結(jié)構(gòu)，以達(dá)到空間意義上的迭代。下圖的迭代。下圖( (左左), ), 示出了單元電路的一般形式。示出了單元電路的一般形式。 單元電路通常有兩種不同類(lèi)型的輸入，即來(lái)自外部的一次輸入和來(lái)自串接鏈單元電路通常有兩種不同類(lèi)型的輸入，即來(lái)自外部的一次輸入和來(lái)自串接鏈路前級(jí)的二次輸入。同樣輸出也有兩類(lèi)，即直接輸出到外部的一次輸出和輸出到路前級(jí)的二次輸入。同樣輸出也有兩類(lèi)，即直接輸出到外部的一次輸出和輸出到串接鏈路次級(jí)的二次輸出。串接鏈路次級(jí)的二次輸出。二次輸入和二次輸出是建立子網(wǎng)絡(luò)之間聯(lián)系的紐帶。二次輸入和二次輸出是建立子網(wǎng)絡(luò)之間聯(lián)系的紐帶。 單位單

16、位1 1 單位單位2 2 單位單位n n 網(wǎng)絡(luò)輸出網(wǎng)絡(luò)輸出邊界輸出邊界輸出邊界輸入邊界輸入空間網(wǎng)絡(luò)迭代基本模型空間網(wǎng)絡(luò)迭代基本模型 X1jX2jXnjZ1jZ2jZnjy1jy2jymjy1,j+1y2,j+1ym,j+1來(lái)自來(lái)自j-1j-1級(jí)的二次級(jí)的二次輸入輸入輸出到輸出到j(luò)+1j+1級(jí)級(jí)的二次的二次輸出輸出第第j j個(gè)子網(wǎng)絡(luò)個(gè)子網(wǎng)絡(luò)一次輸入一次輸入一次輸出一次輸出時(shí)間迭代網(wǎng)絡(luò)基本模型時(shí)間迭代網(wǎng)絡(luò)基本模型 子網(wǎng)絡(luò)在時(shí)鐘控制下，接收來(lái)自信息寄存器子網(wǎng)絡(luò)在時(shí)鐘控制下，接收來(lái)自信息寄存器A A，E E通過(guò)移位的串行輸通過(guò)移位的串行輸入，在子網(wǎng)絡(luò)內(nèi)作串行處理后，串行輸出到結(jié)果寄存器入，在子網(wǎng)絡(luò)內(nèi)作

17、串行處理后，串行輸出到結(jié)果寄存器R R1 1 ，RRn n 。 暫存單元暫存單元C C用于寄存子網(wǎng)絡(luò)的二次輸出，以便在時(shí)鐘的下一個(gè)節(jié)拍作為子網(wǎng)用于寄存子網(wǎng)絡(luò)的二次輸出，以便在時(shí)鐘的下一個(gè)節(jié)拍作為子網(wǎng)絡(luò)的二次輸入?yún)⒓舆\(yùn)算和操作。絡(luò)的二次輸入?yún)⒓舆\(yùn)算和操作。暫存單元暫存單元C C對(duì)應(yīng)空間迭代方式中的邊界輸入。對(duì)應(yīng)空間迭代方式中的邊界輸入。子網(wǎng)絡(luò)子網(wǎng)絡(luò)R1RnEAC邊界輸出邊界輸出時(shí)鐘時(shí)鐘y1jymjy1,j+1ym,j+1時(shí)間迭代網(wǎng)絡(luò)基本模型時(shí)間迭代網(wǎng)絡(luò)基本模型分析：分析：根據(jù)二進(jìn)制數(shù)相加的運(yùn)算規(guī)則可知，任意一位的和根據(jù)二進(jìn)制數(shù)相加的運(yùn)算規(guī)則可知，任意一位的和SiSi等于被加數(shù)等于被加數(shù) AiAi

18、、BiBi及來(lái)自低位的進(jìn)位及來(lái)自低位的進(jìn)位CiCi1 1，而其進(jìn)位，而其進(jìn)位CiCi則為相加后的溢出值。則為相加后的溢出值。實(shí)現(xiàn)實(shí)現(xiàn)1 1：根據(jù)這個(gè)結(jié)構(gòu)特性，選用全加器根據(jù)這個(gè)結(jié)構(gòu)特性，選用全加器FAFA作為子網(wǎng)絡(luò)的單元電路，以低作為子網(wǎng)絡(luò)的單元電路，以低 位向高位的進(jìn)位值作為子網(wǎng)絡(luò)的二次輸入位向高位的進(jìn)位值作為子網(wǎng)絡(luò)的二次輸入/ /輸出，通過(guò)空間迭代法構(gòu)輸出，通過(guò)空間迭代法構(gòu) 成的四位并行加法器如下圖。成的四位并行加法器如下圖。通常最低位的進(jìn)位輸入通常最低位的進(jìn)位輸入CinCin置為置為0 0，而，而 最高位的最高位的CoutCout作為溢出標(biāo)志。作為溢出標(biāo)志。FAFAFAFAA1A4A3A

19、2B4B3B2B1S4S3S2S1C3COUT = C4C1C2Cin四位并行加法器四位并行加法器實(shí)現(xiàn)實(shí)現(xiàn)2 2：下圖是通過(guò)時(shí)間迭代法實(shí)現(xiàn)的下圖是通過(guò)時(shí)間迭代法實(shí)現(xiàn)的4 4位串行加法器。位串行加法器。分分 析析：該網(wǎng)絡(luò)在時(shí)鐘的控制下，從兩個(gè)移位寄存器該網(wǎng)絡(luò)在時(shí)鐘的控制下，從兩個(gè)移位寄存器A A和和B B的低位端串行輸?shù)牡臀欢舜休?出一位加數(shù)和被加數(shù)，在全加器出一位加數(shù)和被加數(shù)，在全加器FAFA中生成相應(yīng)的和及進(jìn)位，和作中生成相應(yīng)的和及進(jìn)位，和作 為結(jié)果存入為結(jié)果存入S S寄存器，進(jìn)位則由寄存器，進(jìn)位則由D D觸發(fā)器寄存作為高一位的二次輸觸發(fā)器寄存作為高一位的二次輸 入入 。D D觸發(fā)器的初置

20、值為觸發(fā)器的初置值為0 0，其終值表示了溢出標(biāo)志。，其終值表示了溢出標(biāo)志。四位串行加法器四位串行加法器二維迭代網(wǎng)絡(luò)二維迭代網(wǎng)絡(luò) 前面介紹的都是利用子網(wǎng)絡(luò)作為基本單元，在時(shí)間或空間意義上重前面介紹的都是利用子網(wǎng)絡(luò)作為基本單元，在時(shí)間或空間意義上重復(fù)構(gòu)成的一維迭代網(wǎng)絡(luò)。復(fù)構(gòu)成的一維迭代網(wǎng)絡(luò)。 也可以利用基本單元構(gòu)成二維或多維網(wǎng)絡(luò)。二維迭代網(wǎng)絡(luò)可以用多也可以利用基本單元構(gòu)成二維或多維網(wǎng)絡(luò)。二維迭代網(wǎng)絡(luò)可以用多種方法構(gòu)成：種方法構(gòu)成：1.1.完全空間意義上的迭代完全空間意義上的迭代2.2.完全時(shí)間意義上的迭代完全時(shí)間意義上的迭代3.3.水平方向?yàn)榭臻g迭代，垂直方向?yàn)闀r(shí)間迭代水平方向?yàn)榭臻g迭代，垂直方向

21、為時(shí)間迭代4.4.水平方向?yàn)闀r(shí)間迭代，垂直方向?yàn)榭臻g迭代水平方向?yàn)闀r(shí)間迭代，垂直方向?yàn)榭臻g迭代1 1、性能級(jí)設(shè)計(jì)、性能級(jí)設(shè)計(jì)4 4位數(shù)字乘法器。位數(shù)字乘法器。2 2、結(jié)構(gòu)級(jí)設(shè)計(jì)、結(jié)構(gòu)級(jí)設(shè)計(jì)方案方案1 1：空間迭代：空間迭代分析：分析：方案方案1 1通過(guò)完全空間意義通過(guò)完全空間意義上的迭代，實(shí)現(xiàn)上的迭代，實(shí)現(xiàn)4 4位二進(jìn)制數(shù)相位二進(jìn)制數(shù)相乘的迭代網(wǎng)絡(luò)乘的迭代網(wǎng)絡(luò)。特點(diǎn)：特點(diǎn)：速度快、硬件復(fù)雜速度快、硬件復(fù)雜Ba8Ba4Ba2Ba1Ba8Ba4Ba2Ba1Ba8Ba4Ba2Ba1Ba8Ba4Ba2Ba100000000b1b4b3b2P1P2P4P8P16P32P64P128方案方案2 2：時(shí)間迭

22、代：時(shí)間迭代部分積左移累加算法部分積左移累加算法方案方案2 2：時(shí)間迭代：時(shí)間迭代部分積左移累加算法部分積左移累加算法A7 A6 A5 A4 A3 A2 A1 A0M7 M6 M5 M4 M3 M2 M1 M0Q7 Q6 Q5 Q4可控全加器可控全加器控制器控制器左移命令左移命令右移命令右移命令乘數(shù)寄存器乘數(shù)寄存器Q Q累加寄存器累加寄存器A A被乘數(shù)寄存器被乘數(shù)寄存器M M加命令加命令方案方案2 2：時(shí)間迭代：時(shí)間迭代部分積左移累加算法部分積左移累加算法優(yōu)點(diǎn)：優(yōu)點(diǎn)：直觀(guān)直觀(guān) 缺點(diǎn)：缺點(diǎn)：寄存器利用率低寄存器利用率低方案方案2 2：時(shí)間迭代：時(shí)間迭代部分和右移與部分積累加算法部分和右移與部分積

23、累加算法可控全加器可控全加器控制器控制器右移命令右移命令乘數(shù)寄存器乘數(shù)寄存器Q Q累加寄存器累加寄存器A A被乘數(shù)寄存器被乘數(shù)寄存器M M加命令加命令A(yù)r-1A2A1A0Mr-1M2M1M0Qr-1Q2Q1Q0方案方案2 2：時(shí)間迭代：時(shí)間迭代部分和右移部分和右移與部分積累加算法與部分積累加算法優(yōu)點(diǎn)：寄存器利用率高。優(yōu)點(diǎn)：寄存器利用率高。 經(jīng)比較，決定采用下面的系統(tǒng)結(jié)構(gòu)圖：經(jīng)比較，決定采用下面的系統(tǒng)結(jié)構(gòu)圖：Ar-1A0Qr-1Q0M組合邏輯網(wǎng)絡(luò)組合邏輯網(wǎng)絡(luò)控制單元控制單元AQTSCNTZ數(shù)字系統(tǒng)設(shè)計(jì)過(guò)程可以分為數(shù)字系統(tǒng)設(shè)計(jì)過(guò)程可以分為4 4個(gè)層次：個(gè)層次：性能級(jí)功能級(jí)系統(tǒng)設(shè)計(jì)邏輯設(shè)計(jì)結(jié)構(gòu)級(jí)物理

24、設(shè)計(jì)物理級(jí)性能級(jí)性能級(jí)：明確要：明確要“做什么做什么”功能級(jí)功能級(jí)：將功能劃分為模塊將功能劃分為模塊結(jié)構(gòu)級(jí)結(jié)構(gòu)級(jí)：把系統(tǒng)劃分為若干子系統(tǒng)：把系統(tǒng)劃分為若干子系統(tǒng)物理級(jí)物理級(jí)：將結(jié)構(gòu)級(jí)中描述功能的算：將結(jié)構(gòu)級(jí)中描述功能的算法轉(zhuǎn)換成物理實(shí)現(xiàn)法轉(zhuǎn)換成物理實(shí)現(xiàn) 自頂向下的設(shè)計(jì)方法是一種自頂向下的設(shè)計(jì)方法是一種由抽象的由抽象的定義到具體的實(shí)現(xiàn)、由高層次到低層次的定義到具體的實(shí)現(xiàn)、由高層次到低層次的轉(zhuǎn)換轉(zhuǎn)換逐步求精的設(shè)計(jì)方法，并在設(shè)計(jì)過(guò)程逐步求精的設(shè)計(jì)方法，并在設(shè)計(jì)過(guò)程中中不斷修正錯(cuò)誤。不斷修正錯(cuò)誤。 這種設(shè)計(jì)方法更加接近人的一般思維這種設(shè)計(jì)方法更加接近人的一般思維方式，利于更高效的設(shè)計(jì)開(kāi)發(fā)。方式，利于更

25、高效的設(shè)計(jì)開(kāi)發(fā)。模塊化技術(shù)就是模塊化技術(shù)就是將系統(tǒng)總的功能分解成若干個(gè)將系統(tǒng)總的功能分解成若干個(gè)子功能子功能，通過(guò)仔細(xì)定義和描述的子系統(tǒng)來(lái)實(shí)現(xiàn)，通過(guò)仔細(xì)定義和描述的子系統(tǒng)來(lái)實(shí)現(xiàn)相應(yīng)子功能。相應(yīng)子功能。時(shí)間意義上的迭代時(shí)間意義上的迭代空間意義上的迭代空間意義上的迭代二維迭代網(wǎng)絡(luò)二維迭代網(wǎng)絡(luò) 為了將產(chǎn)品推出市場(chǎng)，必須保證產(chǎn)品符合一定的設(shè)為了將產(chǎn)品推出市場(chǎng)，必須保證產(chǎn)品符合一定的設(shè)計(jì)要求。計(jì)要求。穩(wěn)定可靠穩(wěn)定可靠滿(mǎn)足客戶(hù)滿(mǎn)足客戶(hù)基本需要基本需要可維護(hù)和可繼承，可維護(hù)和可繼承，便于改進(jìn)和升級(jí)便于改進(jìn)和升級(jí)設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范可用的產(chǎn)品可用的產(chǎn)品可移植性，便于可移植性，便于技術(shù)經(jīng)驗(yàn)共享，技術(shù)經(jīng)驗(yàn)共享，加快設(shè)

26、計(jì)進(jìn)度加快設(shè)計(jì)進(jìn)度確定關(guān)鍵電路時(shí)確定關(guān)鍵電路時(shí)序和模塊間接口序和模塊間接口時(shí)序時(shí)序具體電路設(shè)計(jì)具體電路設(shè)計(jì)設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證功能模塊劃分功能模塊劃分設(shè)計(jì)目標(biāo)分析設(shè)計(jì)目標(biāo)分析 主要目的是確定芯片的功能需求，一般應(yīng)按照產(chǎn)品主要目的是確定芯片的功能需求，一般應(yīng)按照產(chǎn)品的發(fā)展計(jì)劃，將目標(biāo)分若干步驟來(lái)實(shí)現(xiàn)。的發(fā)展計(jì)劃，將目標(biāo)分若干步驟來(lái)實(shí)現(xiàn)。基本目標(biāo)：確基本目標(biāo)：確定基本功能定基本功能目標(biāo)設(shè)計(jì)分析目標(biāo)設(shè)計(jì)分析可能目標(biāo)：分析可能目標(biāo)：分析未來(lái)可能增加的未來(lái)可能增加的功能功能階段目標(biāo)：確階段目標(biāo)：確定劃分階段定劃分階段ASICASIC計(jì)劃：確定計(jì)劃：確定是否轉(zhuǎn)是否轉(zhuǎn)ASICASIC，什，什么時(shí)候轉(zhuǎn)么時(shí)候轉(zhuǎn)AS

27、ICASIC 主要目的是讓設(shè)計(jì)層次分明，條理清晰。主要目的是讓設(shè)計(jì)層次分明，條理清晰。 設(shè)計(jì)時(shí)序在模塊劃分中對(duì)于數(shù)字電路設(shè)計(jì)異常重要，設(shè)計(jì)時(shí)序在模塊劃分中對(duì)于數(shù)字電路設(shè)計(jì)異常重要，這與軟件編程中模塊劃分有很大的不同。這與軟件編程中模塊劃分有很大的不同。軟件設(shè)計(jì)電路設(shè)計(jì)區(qū)別直接進(jìn)行功能模塊的劃分，再進(jìn)行系統(tǒng)聯(lián)調(diào)關(guān)鍵：設(shè)計(jì)各模塊間的接口時(shí)序，確定關(guān)鍵電路的時(shí)序，再進(jìn)行模塊的具體設(shè)計(jì)原因軟件的程序是順序執(zhí)行的，相互間不會(huì)造成影響，不存在時(shí)序的問(wèn)題硬件電路是并行處理的，時(shí)序是電路中關(guān)鍵的一部分，對(duì)電路設(shè)計(jì)有決定性的影響打比方一個(gè)人可以決定什么時(shí)候做什么事，不會(huì)造成沖突多個(gè)人協(xié)作時(shí)，就要明細(xì)分工，協(xié)調(diào)，否則一直無(wú)成。 事實(shí)上，在功能模塊劃分過(guò)程中，就必須考慮時(shí)序事實(shí)上，在功能模塊劃分過(guò)程中，就必須考慮時(shí)序方面的問(wèn)題。有時(shí)在確定設(shè)計(jì)目標(biāo)時(shí)，就得考慮關(guān)鍵路方面的問(wèn)題。有時(shí)在確定設(shè)計(jì)目標(biāo)時(shí)，就得考慮關(guān)鍵路徑時(shí)序。徑時(shí)序。 在做總體方案時(shí)，應(yīng)該深入模塊間的時(shí)序劃分，關(guān)在做總體方案時(shí)，應(yīng)該深入模塊間的時(shí)序劃分，關(guān)鍵時(shí)序確定。鍵時(shí)序確定?！皶r(shí)序是實(shí)現(xiàn)設(shè)計(jì)出來(lái)的，而不是事后測(cè)時(shí)序是實(shí)現(xiàn)設(shè)計(jì)出來(lái)的，而不是事后測(cè)出來(lái)的出來(lái)的”