eda設(shè)計CPLD的信號發(fā)生器設(shè)計

1、封面基于 CPLD 的信號發(fā)生器設(shè)計摘要 ：本文給出了一種采用 CPLD 作為主控器的信號發(fā)生器設(shè)計方案。由于采用 方案具有工作速度快，硬件體積小，可靠性高等優(yōu)點(diǎn) 關(guān)鍵詞 ： 信號發(fā)生器； VHDL ；EDA ；CPLD1 引言作者： PanHongliang僅供個人學(xué)習(xí)EDA 技術(shù)進(jìn)行設(shè)計，該隨著社會的發(fā)展，人們對生活的要求也逐步提高，也越來越希望在各個方面都有很大 的提高，尤其是在信號方面，信號發(fā)生器作為提供測試用電信號的儀器必不可少。傳統(tǒng)信 號發(fā)生器要用模擬器件來實(shí)現(xiàn)，后來出現(xiàn)了用數(shù)字電路來設(shè)計的方案，例如采用單片機(jī) 等。 EDA 技術(shù)的出現(xiàn)與可編程器件的應(yīng)用改變了數(shù)字電路的設(shè)計方法。采

2、用可編程器件進(jìn) 行工程開發(fā)具有費(fèi)用低、開發(fā)時間短的特點(diǎn) , 有利于新產(chǎn)品占領(lǐng)市場。本文給出了一種采用CPLD 作為主控部件的信號發(fā)生器設(shè)計方案，在設(shè)計輸入時采用VHDL 進(jìn)行描述，再連入外圍電路與 CPLD 構(gòu)建起整個系統(tǒng)。2 系統(tǒng)設(shè)計2.1設(shè)計要求信號發(fā)生器能夠產(chǎn)生正弦波、方波、三角波，并可通過開關(guān)選擇輸出波形。2.2 設(shè)計思路根據(jù)設(shè)計要求，智能信號發(fā)生器由 4 部分組成，既電源模塊、時鐘信號發(fā)生器、主控器、 D/A 轉(zhuǎn)換模塊，系統(tǒng)結(jié)構(gòu)如圖 1 所示。晶體振蕩器產(chǎn)生穩(wěn)定度很高的時鐘信號，在時 鐘信號的作用下，主控器產(chǎn)生頻率可變的波形數(shù)據(jù)信號，經(jīng)數(shù) / 摸轉(zhuǎn)換電路最終輸出所需要 的波形。圖 1

3、 系統(tǒng)結(jié)構(gòu)框圖2.3模塊設(shè)計2.3.1主控器設(shè)計在主控器內(nèi)部也共有四個模塊，既三角波模塊，正弦波模塊，方波模塊和一個控制模 塊，通過編程可以分別設(shè)計這四個模塊。了【】圖 3 CPLD 內(nèi)部控制原理圖2.3.1.1三角波模塊三角波模塊是在設(shè)計時置一變量作為工作狀態(tài)標(biāo)志，在此變量全為0 時，當(dāng)檢測到時鐘的上升沿時進(jìn)行加同一個數(shù)操作，全為0 時，進(jìn)行減同一個數(shù)操作。由于A/D 轉(zhuǎn)換采用12 位的 ADC7545 芯片，且設(shè) 64 個時鐘為一個三角波周期，輸出每次加/減&設(shè)計程序如下： LIBRARY IEEE 。USE IEEE.STD_LOGIC_1 1 64.ALL。USE IEEE.S

4、TD_LOGIC_UNSIGNED.ALLENTITY delta ISPORT(clk,reset:IN STD_LOGIC 。q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0。) END delta 。ARCHITECTURE behave OF delta ISBEGINPROCESS(clk,reset)VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0。)VARIABLE a: STD_LOGIC。BEGINIF reset=0THENtmp:=”00000000”。ELSIF clkEVENT AND clk= 1THENIF a=

5、 0 THENIF tmp= ”11111110”THENtmp:= ”11111111”。a:= 1 。ELSEtmp:=tmp+1 。END IF。ELSEIF tmp= ” 00000001 ” THENtmp:=” 00000000”。a:= 0 。ELSE遞增運(yùn)算tmp:=tmp-1END IF 。END IF 。END IF 。q=tmp 。END PROCESS。END behave 。2.3.1.2正弦波模塊正弦波模塊是對一個正弦波周期分為 64 個采樣點(diǎn)， 然后量化為 8 位 2 進(jìn)制數(shù)據(jù)， 最大 值為 255，最小值為 0，由此得到正弦波表，經(jīng) D/A 轉(zhuǎn)換得到波形。設(shè)計程

6、序?yàn)椋?LIBRARY IEEE 。USE IEEE.STD_LOGIC_1164.ALL 。USE IEEE.STD_LOGIC_UNSIGNED.ALL。ENTITY sin ISPORT(clk,clr:IN STD_LOGIC 。 d:OUTINTEGERRANGE 0 TO 255)。 END sin 。ARCHITECTURE behave OF sin ISBEGINPROCESS(clk,clr)VARIABLE tmp: INTEGERRANGE 0 TO 63 。BEGINIF clr=0 THENDddddddddddddddddddddddddddddddddddddd

7、ddddddddddddddddddddddddddd=255 。END CASE。END IF 。END PROCESS 。END behave 。2.3.1.3方波模塊方波模塊設(shè)計是交替送出全 0 和全 1，并以 32 個延時實(shí)現(xiàn)， 64 個時鐘為 計程序?yàn)椋篖IBRARY IEEE 。USE IEEE.STD_LOGIC_1164.ALL。ENTITY square ISPORT(clk,clr:IN STD_LOGIC 。 q:OUTINTEGERRANGE 0 TO 255)。 END square 。ARCHITECTURE behave OF square IS SIGNAL a

8、:BIT 。BEGINPROCESS(clk,clr)VARIABLE cnt: INTEGER 。BEGINIF clr= 0 THENa= 0 。ELSIF clk EVENT AND clk= 1 THENIF cnt63 THENcnt:=cnt+1 。ELSECnt:=0 。a=NOT aEND IF個周期。設(shè)END IF 。END PROCESSPROCESS(clk,a)BEGINIF clk EVENT AND clk= 1 THENIF a= 1 THENq=255SELSEq qqqNULLEND CASE 。END PROCESS 。END behave 。2.3.2 D

9、/A 轉(zhuǎn)換模塊圖 4 D/A 轉(zhuǎn)換電路電路中，AD7545 將波形數(shù)據(jù)轉(zhuǎn)換為模擬信號；LF353 進(jìn)行信號濾波和整形。2.3.3晶振電路模塊圖 5 晶振電路在此電路中，通過 12M 的石英晶體和電容及 74LS04 來產(chǎn)生 12MHz 的頻率電路。2.3.4電源模塊圖 6 電源原理圖在此電路中， 220V 電壓經(jīng)變壓器到整流橋能產(chǎn)生直流電壓，再通過電容濾波，通過7805 和 7905 來產(chǎn)生穩(wěn)定的+5V 和-5V 電壓。2.4設(shè)計驗(yàn)證圖 7 三角波仿真圖圖 8 正弦波仿真圖 9 方波仿真圖2.5印制電路板設(shè)計圖 10 系統(tǒng)原理圖圖 11 PCB 板圖圖 12 3D 圖3 結(jié)束語本文介紹了一種基

10、于 CPLD 的信號器的設(shè)計方案，用VHDL 語言來設(shè)計主控器部分，并用 D/A 轉(zhuǎn)換將數(shù)字信號轉(zhuǎn)換成模擬信號用示波器顯示出波形。主控器部分采用MAX+PLUSII進(jìn)行仿真，仿真結(jié)果驗(yàn)證了設(shè)計的正確性。致謝在作者設(shè)計的過程中，指導(dǎo)老師陳衛(wèi)兵給予了大力支持，陳老師認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平使作者受益匪淺。在此表示感謝！參考文獻(xiàn)1李國洪，沈明山.可編程器件 EDA 技術(shù)與實(shí)踐M.北京：機(jī)械工業(yè)出版社，20042王金明.Verilog HDL 程序設(shè)計教程M.北京：人民郵電出版社，20043潘松、黃繼業(yè).EDA 技術(shù)實(shí)用教程M.北京：科學(xué)出版社，20024徐惠民，安德寧.數(shù)字

11、邏輯設(shè)計與 VHDL 描述M.北京：機(jī)械工業(yè)出版社,20025杜建國.Verilog HDL 硬件描述語言M.北京：國防工業(yè)出版社,2004.1廖裕平，陸瑞強(qiáng).數(shù)字電路設(shè)計一使用 MAX+plus IIM.北京：清華大學(xué)出版社，2001Signal Generator Design Based on CPLDName:Liu Zhiyi Student Number:200440602115Advisor:Chen WeibingAbstract: This article gives a signal generator design using CPLD as themain contro

12、ller. As a result of using EDAtechnique, the design proposal hasmany advantages such as of fastworking speed, small size in hardware, highreliability.Keywords: Signal Generator。VHDL。EDA。CPLD版權(quán)申明本文部分內(nèi)容，包括文字、圖片、以及設(shè)計等在網(wǎng)上搜集整理。版權(quán)為潘宏亮個人所有This article includes some parts, including text,pictures, and desig

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