EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書(DOC)

1、EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書唐浦華西華大學(xué)機(jī)械工程學(xué)院二零一六年制定實(shí)驗(yàn)一：實(shí)驗(yàn)環(huán)境和平臺(tái)的建立 .1.實(shí)驗(yàn)二：譯碼器設(shè)計(jì) .2.實(shí)驗(yàn)三：碼制變換譯碼器設(shè)計(jì).5.實(shí)驗(yàn)四：四位加法器設(shè)計(jì) .7.實(shí)驗(yàn)五：時(shí)序邏輯電路設(shè)計(jì) .9.實(shí)驗(yàn)六：分頻器的設(shè)計(jì).1.0實(shí)驗(yàn)七：通用移位寄存器的設(shè)計(jì).1.1實(shí)驗(yàn)八：數(shù)碼管掃描顯示的設(shè)計(jì) .12實(shí)驗(yàn)九：正弦信號(hào)發(fā)生器的設(shè)計(jì).14實(shí)驗(yàn)十：序列檢測(cè)器的設(shè)計(jì).241實(shí)驗(yàn)一：實(shí)驗(yàn)環(huán)境和平臺(tái)的建立一、實(shí)驗(yàn)?zāi)康模菏煜uartus II的VHDL文本設(shè)計(jì)流程，學(xué)習(xí)8-3編碼器的設(shè)計(jì)、仿真。二、實(shí)驗(yàn)內(nèi)容：用VHDL編寫8-3編碼器的VHDL代碼并仿真。三、實(shí)驗(yàn)環(huán)境PC機(jī)（Pentiuml

2、OO以上）、Altera KAX+plus II 10.2 CPLD/FPGA集成開環(huán) 境。四、實(shí)驗(yàn)原理在數(shù)字系統(tǒng)中，常常需要將某一信息（輸入）變換為某一特定的代碼（輸出）。 把二進(jìn)制碼按一定的規(guī)律排列，例如8421碼、格雷碼等，使每組代碼具有一特定 的含義（代表某個(gè)數(shù)字或是控制信號(hào)）稱為編碼。具有編碼功能的邏輯電路稱為 編碼器。編碼器有若干個(gè)輸入，在某一時(shí)刻只有一個(gè)輸入被轉(zhuǎn)換為二進(jìn)制碼。例 如8線-3線編碼器和10線-4線編碼器分別有8輸入、3位輸出和10位輸入、4位輸出。8線-3線編碼器的真值表見表1-1，管腳圖如圖1-1所示。輸入輸出A7A6A5A4A3A2A1A0Y2Y1Y000000

3、00100000000010001000001000100000100001100010000100001000001010100000011010000000111表 1-1 8-3 編碼器真值表i旳口匸I- L1!37 .0b2 .0 *圖 1-1 8-3 編碼器管腳圖五、實(shí)驗(yàn)步驟 參見課件。2實(shí)驗(yàn)二：譯碼器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)譯碼器的功能與定義，學(xué)習(xí)VHDL。二、實(shí)驗(yàn)內(nèi)容：編寫3-8譯碼器的VHDL代碼并編譯仿真。三、實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、實(shí)驗(yàn)原理譯碼是編碼的逆過程，它的功能是將特定含義的二進(jìn)制碼進(jìn)行辨別，并轉(zhuǎn)換 成控制信號(hào)，具有譯碼功能的邏輯電路成為譯碼器。譯碼器可分為兩種類型，一種

4、是將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)得有效信 號(hào)。這種譯碼器可以稱為唯一地址譯碼器，它常用于計(jì)算機(jī)中對(duì)存儲(chǔ)器單元地址 的譯碼，即將每一個(gè)地址代碼換成一個(gè)有效信號(hào)，從而選中對(duì)應(yīng)的單元。另一種是將一種代碼轉(zhuǎn)換成另一種代碼，所以也稱為代碼變換器。3線-8線譯碼器的真值表見表2-1，管腳圖如圖2-1所示。表2-1 3-8譯碼器真值表輸入輸出G1 G2 G3 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 x1xxxx11xx1xxx111 0 0 0 11 0 0 0 110 0 1010 0 100 x x x x x 110 0 010 0 00 0 110 111310 0 111

5、0 0 11111011111110111110111111011011101111110111101011111101111114圖2-1 3-8譯碼器管腳圖五、實(shí)驗(yàn)步驟1、按照真值表編寫3-8譯碼器VHDL代碼。2、利用仿真軟件進(jìn)行編譯仿真，給出電路的時(shí)序邏輯波形3、分析仿真時(shí)序波形。 CbdiswitchorYerAble to jrrterriert tfrit reuBSted PLLClh214Ph fdfl：oc eCD1/2D DO5DD0MkD irequeny:加.DDD MHrOperation Mcide- Moirnal(ieneralWhch Qewi匚已tull

6、you be usingV/hch device $peed gradeMIIQUbuU5mg7Whrit is Ihe FjequEncji oF the rclockO inpUEI I Set up PLL in LVD5 modeQ.ocunwntatnCcleme IIDatd rilt：忖 d Available * MLi”eneral/ModespllJOm和in?l| frequency. 2D.DOO MHz嗎Opefilicn Mt-dc. harmnisasssssssasDynMni：conFigurctici仃rente iiptiond irgsuts ForDk

7、RM 和0C(XeO1 扈0 00m.DDOptlcnd inputs總殛?誕亟？1網(wǎng)II亙列逐蔭k電段一Cri&ate專仃areiet rptit to旳nthronously r&set tbs PLLCreate an pfdanaf Iqas ba salecUaly enable the phase/Treq.detMtorcydss aFtcr the PLL rrftialzcs|T| Parameter5etUno&Oodc SHtdxjwer /Cvctem II193、6位地址發(fā)生器模塊的設(shè)計(jì)，在頂層文件中雙擊鼠標(biāo)左鍵，點(diǎn)擊Plug-In Ma na

8、ger進(jìn)入宏模塊設(shè)計(jì)向?qū)?。圖 9-6 PLL 宏模塊的定制（5）圖 9-7 PLL 宏模塊的定制（6）MegaWizard20leg-aTi zu d Plag-In H-aiiager pkge Z-aWhich devicBfmm卽wilyou beusing?pdbren 3JInslallBd Pluglrts AheraSaPCBuider劑Anthmelici -g ALTACCUMULATE3ALTFP_ADD_SUB1 H ALTFP_MULT3 ALTMEMMULTj ALTMULT.AmJM SALTMULT.ADD4LT5QRT:Z| LPM=ABS3 LPM_ADD_S

9、UBj| LPM_CDMPARELPM.CDUnTERWhich !e of ouput fte do ou wam lo creeie?F AHDL在VHDLr VedogHDLWhat rwne doou 楓 am for theQUUXIfile?Biose.|DW驗(yàn)五妙日 阿5曰3.*ss-g LPM_DWIDE:J LPM.MULT日 PARALLEL_ADD包 Camrnuniclion & DSPa| Gates 甸 1/DJl Ihlerra&esMenray Compier j S snal Rash Loader廠 Generaie clear box ne

10、ist fS instead 0 a deaulr 卅 ape Hile(lar use wilh supported EDA synthesis lools口nly廠 R eimni io ths paoe fc 自也帕 ciee operionNde: To compte a pioject aiccessfulM in H 屁 Quaitus：IIsoftwaie. jour tfesign flesIMISC be h the 臼商忙 t dhedocpinlhe global uw Ebraiies pjfiKl in She Onions dialog box TQI$menM.

11、or a user Ebraiy speeJied in lhe User Libriies page eflhe Setiinge dialog bon ssignmeris menu!You cunant usei hbraiy direclories；aie:Cancel 圖 9-8 計(jì)數(shù)器宏模塊的定制（1）圖 9-9 計(jì)數(shù)器宏模塊的定制（2）21圖 9-10 計(jì)數(shù)器宏模塊的定制（3）圖 9-11 計(jì)數(shù)器宏模塊的定制（4）4、進(jìn)行正弦數(shù)據(jù)表存儲(chǔ)器模塊的設(shè)計(jì)。定制初始化數(shù)據(jù)文件，F(xiàn)ile - New - OtherFiles22圖 9-12 正弦數(shù)據(jù)表存儲(chǔ)器模塊的設(shè)計(jì)（1）5、編輯MIF數(shù)

12、據(jù)表Addr+0+1+2+3+4話I+6訐I0fen25425224924523923322582172071971861741621501371612411299077S6453432434261913841032014813192634斗D4353647587991121244813715016217418619720721756225233239245249252254255圖 9-13 MIF 數(shù)據(jù)表的編輯（1）6在頂層文件中雙擊鼠標(biāo)左鍵， 點(diǎn)擊MegaWizard Plug-In Manager進(jìn)入宏模塊 設(shè)計(jì)向?qū)evice Design FilesOther FilesAHDLI

13、IrclUde FfeBlock Sjmbol FileChain Description File冃eKad&civtil (Ihtel-Format) FileLogic An日卜昱已IntEffnce FigMemuiy rntidlizai.iuri FilepignalTap1II FileTcIScnplFileT ext FiteVector Waveform FileOK | CancelX23圖 9-14 LPM_ROM 宏模塊的定制（1）圖 9-15 LPM_ROM 宏模塊的定制（2）24圖 9-16 LPM_ROM 宏模塊的定制（3）圖 9-17 LPM_ROM

14、宏模塊的定制（4）選擇Assignments - Setting - Analysis&Synthesis Settings - DefaultParameters進(jìn)行如下設(shè)置25匸戍egai*.! Fie?山筍Libi削施f (Cuirenl: iPici鍛|Device111 T rr和9如軸沖k $璋l(fā)iing;S IE DA T ool SILinslj iCempilafliw Prawn SMiics W Andtis tSnlhwts SesiFig?VHDL IrpiiSjflUhesis- Nelksl 0 plirnzdliansmFiner SettingsAai

15、enWerDeini Assiit-ariSgnTep II LogcAjerLogic AnaECIImerfacegndPiEtae- Sellings田SiniJai Seillril+l PwerRay PowerAnalpziw Settings味I Cancel圖 9-18 LPMROM 宏模塊的定制（5）7、正弦信號(hào)發(fā)生器各模塊的綜合與設(shè)計(jì)，調(diào)出已定制好的宏模塊進(jìn)行系統(tǒng)集成。圖 9-19 已定制好的宏模塊的系統(tǒng)集成8、時(shí)序仿真。40皿Wasr好牛牛2恥2*吩梟嚴(yán)二汕麗嚴(yán)畑dk匚uoinTOMnrrarnnromoinnmrwmrnnrnclk_eiETI I 1 1 1 1 1

16、1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1R1 1 1 1 1 1 1 1 r 1 1 1 1 i1 i 1 i 1 1 I I i 1 i I 1 r 1 !！i 1 I I I ii I I 1 I i 1 i 1 u I I i 1 1 i 1 I I |lk I I I I i 1 I I I l I I (III ill I i i I i i 1 a I i i 1i i I i i I 1 I i I i i I p i I i i i 1 i I i I I 1 i i1 1 1 11 1 H 11 1 11 1 1 I 111 1 1 1 1 1 1 1

17、I 111 1 1 1 1 1 1 1 11 1 11 1 1 1 I 1 a 1 1 I 1 11 1 1 1 I 1 1 I 1 I 0！I $! i i ii I i i 1 i n i i I i 1 i i i i i i i i 1 ii 1 ii i i i i i Ii i i i i i i i1 I I 1 I I d I I 1 11 I I I I I 1 I 11 I 1 I 11 I I 1 I 10 t3舔蹈贛岡jigow碩那阿麗TWTornjwnTtTTTTTr両圖 9-20 仿真波形x|F1削ynglcr鬪26實(shí)驗(yàn)十：序列檢測(cè)器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模毫私庑蛄袡z測(cè)器的工作原理，掌握VHDL語言狀態(tài)機(jī)的設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容：用VHDL語言設(shè)計(jì)一個(gè)序列檢測(cè)器，要求當(dāng)檢測(cè)器連續(xù)收到一組串行碼（1110010）后，輸出為1,其他情況輸出為0,請(qǐng)通過利用ModelSim編譯軟件 對(duì)其進(jìn)行仿真。三、實(shí)驗(yàn)環(huán)境同實(shí)驗(yàn)一。四、實(shí)驗(yàn)原理序列檢測(cè)器