微處理器總線結(jié)構(gòu)和時序(以8086為例) (1)

1、微處理器總線結(jié)構(gòu)和時序微處理器總線結(jié)構(gòu)和時序n1 1總線的基本概念；總線的基本概念； n2 2CM3CM3總線的基本構(gòu)成；總線的基本構(gòu)成； n3 380868086總線及工作時序?？偩€及工作時序。n什么是總線： 總線是一種數(shù)據(jù)通道，由系統(tǒng)中各部件所共享?；蛘哒f，是在部件與部件之間、設(shè)備與設(shè)備之間傳送信息的一組公用信號線。 n面向總線的體系結(jié)構(gòu)： （1）使各部件之間的關(guān)系轉(zhuǎn)化為面向總線的單一關(guān)系：設(shè)計和使用某一部件，無須考慮該部件和其他相應(yīng)部件間的復(fù)雜關(guān)系，只要滿足它和總線之間的關(guān)系即可。（2）標準總線可以得到多個廠商的廣泛支持，便于生產(chǎn)與之兼容的硬件板卡和軟件。 （3）模塊結(jié)構(gòu)方式便于系統(tǒng)的擴

2、充和升級。 （4）便于故障診斷和維修，同時也降低了成本。n總線構(gòu)成雖然總線有多種，但任何總線均包括有數(shù)據(jù)總線、地址總線和控制總線。1數(shù)據(jù)總線所謂數(shù)據(jù)總線，顧名思義就是在微處理器系統(tǒng)各部件之間傳輸數(shù)據(jù)的路徑，把這些信號線組合在一起則被稱之為數(shù)據(jù)總線。2地址總線所謂地址總線，是用來規(guī)定數(shù)據(jù)總線上的數(shù)據(jù)出于何處和被送往何處。若CPU欲從存儲器讀取一個信息，不論這個信息是8位、16位、32位或64位的，均是先將欲取信息的地址放到地址線上，然后才可以從給定的存儲器地址那里取出所需的信息。3控制線 控制線的作用是用來對數(shù)據(jù)總線、地址總線的訪問及其使用情況實施控制。由于微處理器中的所有部件均要使用數(shù)據(jù)總線和

3、地址總線，所以用控制總線對它們實施控制是必要的也是必須的?？刂菩盘柕淖饔镁褪窃谖⑻幚砥飨到y(tǒng)各部件之間起到發(fā)送操作命令和定時信息。命令信息規(guī)定下了要執(zhí)行的具體操作，而定時信息則是規(guī)定了數(shù)據(jù)信息和地址信息的時效性。通常，控制信號應(yīng)有以下幾種類型。（1）寫存儲器命令：（2）讀存儲器命令：（3）輸入/輸出寫命令：（4）輸入/輸出讀命令：（5）傳送響應(yīng)：（6）總線請求：（7）總線允許：（8）中斷請求：（9）中斷響應(yīng)：（10）時鐘和復(fù)位：。n為完成一個總線操作周期，一般要分成4個階段：1總線請求和仲裁（Bus Request and Arbitration）階段由需要使用總線的主控設(shè)備向總線仲裁機構(gòu)提出使

4、用總線的請求，經(jīng)總線仲裁機構(gòu)仲裁確定，把下一個傳送周期的總線使用權(quán)分配給哪一個請求源。2尋址（Addressing）階段取得總線使用權(quán)的主控設(shè)備，通過地址總線發(fā)出本次要訪問的從屬設(shè)備的存儲器地址，或I/O端口地址及有關(guān)命令，通過譯碼使參與本次傳送操作的從屬設(shè)備被選中，并開始啟動。3數(shù)據(jù)傳送（Data Transfering）階段主控設(shè)備和從屬設(shè)備進行數(shù)據(jù)交換，數(shù)據(jù)由源模塊發(fā)出，經(jīng)數(shù)據(jù)總線傳送到目的模塊。在進行讀傳送操作時，源模塊就是存儲器或輸入/輸出接口，而目的模塊則是總線主控設(shè)備CPU。在進行寫傳送操作時，源模塊就是總線主控設(shè)備，例如CPU，而目的模塊則是存儲器或輸入/輸出接口。4結(jié)束（En

5、ding）階段主控設(shè)備、從屬設(shè)備的有關(guān)信息均從系統(tǒng)總線上撤除，讓出總線，以便其他模塊能繼續(xù)使用。n總線上的主控設(shè)備、從屬設(shè)備通常采用以下三種方式之一來實現(xiàn)對總線傳送的控制。1同步傳送同步傳送時采用精確穩(wěn)定的系統(tǒng)時鐘，作為各模塊動作的基準時間。模塊間通過總線完成一次數(shù)據(jù)傳送即一個總線周期，時間是固定的，每次傳送一旦開始，主、從設(shè)備都必須按嚴格的時間規(guī)定完成相應(yīng)的動作。2異步傳送同步傳送要求總線上的各主、從設(shè)備操作速度要嚴格匹配，為了能用不同速度的設(shè)備組成系統(tǒng)，而采用異步傳送的辦法來控制數(shù)據(jù)的傳送。異步傳送需設(shè)置一對信號交換（Handshaking）線，即請求（Request）和響應(yīng)（Acknow

6、ledge）信號線。3半同步傳送半同步傳送是綜合同步和異步傳送的優(yōu)點而設(shè)計出來的混合式傳送。n總線配置結(jié)構(gòu)n單總線結(jié)構(gòu)，機器內(nèi)部和外部只有一條總線，所有設(shè)備全部通過總線連接起來，存儲器和I/O設(shè)備可以統(tǒng)一編址，I/O設(shè)備占用部分內(nèi)存地址空間，訪問I/O設(shè)備如同訪問存儲器一樣，只是地址不同。它的主要缺點是總線太忙，使得整個系統(tǒng)的效率比較低。CPU存儲器I/O接口系統(tǒng)總線（a）單總線結(jié)構(gòu)n總線配置結(jié)構(gòu)n多總線結(jié)構(gòu)，下圖所示為一種多總線結(jié)構(gòu)，它有兩條專用總線（主存儲器總線和I/O總線），主存儲器與CPU做在一塊主機板上，并且通過專用的總線連接，提高了CPU與主存儲器交換信息的速度。慢速外部設(shè)備通過I

7、/O總線首先與I/O處理器交換信息，等到一定的時間，I/O處理器通過系統(tǒng)總線再與CPU交換數(shù)據(jù)。這樣主存儲器總線和I/O總線可以同時工作，提高了整機的速度。CPU主存儲器I/O接口I/O接口I/O處理器主存儲器連線I/O總線系統(tǒng)總線（b）多總線結(jié)構(gòu)CM3總線連接細節(jié)ICode總線總線該總線將Cortex-M3內(nèi)核的指令總線與閃存指令接口相連接。指令預(yù)取在此總線上完成。DCode總線總線該總線將Cortex-M3內(nèi)核的DCode總線與閃存存儲器的數(shù)據(jù)接口相連接。系統(tǒng)總線系統(tǒng)總線此總線連接Cortex-M3內(nèi)核的系統(tǒng)總線(外設(shè)總線)到總線矩陣，總線矩陣協(xié)調(diào)著內(nèi)核和DMA間的訪問。DMA總線總線此總

8、線將DMA的AHB主控接口與總線矩陣相聯(lián)，總線矩陣協(xié)調(diào)著CPU的DCode和DMA到SRAM、閃存和外設(shè)的訪問?？偩€矩陣總線矩陣總線矩陣協(xié)調(diào)內(nèi)核系統(tǒng)總線和DMA主控總線之間的訪問仲裁。AHB外設(shè)通過總線矩陣與系統(tǒng)總線相連，允許DMA訪問。AHB/APB橋兩個AHB/APB橋在AHB和2個APB總線間提供同步連接。 APB1操作速度限于36MHz， APB2操作于全速(最高72MHz)。8086通過引腳與總線邏輯電路芯片相連接構(gòu)成系統(tǒng)總線。8086通過引腳與總線邏輯電路芯片相連接構(gòu)成系統(tǒng)總線。 地址總線（地址總線（AB-Address Bus)AB-Address Bus)：用來指定尋址的存儲器

9、單元或I/O口。單向，成組使用。 數(shù)據(jù)總線（數(shù)據(jù)總線（DB-Data Bus):DB-Data Bus):用來傳遞信息的通訊線。雙向，成組使用，微處理器的位一般是指數(shù)據(jù)線的寬度。 控制總線（控制總線（CB-Control Bus):CB-Control Bus):用以控制微處理器各部件協(xié)調(diào)工作。各自獨立，有發(fā)出，也有接收。 地址地址/ /數(shù)據(jù)復(fù)用總線數(shù)據(jù)復(fù)用總線：地址總線和數(shù)據(jù)總線復(fù)用，分時傳送地址信息和數(shù)據(jù)信息（由同步信號區(qū)分），這樣可以節(jié)省CPU引腳，但外部電路復(fù)雜。n8086芯片n8086引腳圖最小模式下引腳信號和功能n當(dāng)8086的引腳MN/MX接成高電平時CPU處于最小模式工作方式，此

10、時系統(tǒng)中僅有一個處理器。在此模式下CPU各引腳定義如下：1、AD0AD15:地址數(shù)據(jù)復(fù)用總線地址數(shù)據(jù)復(fù)用總線雙向，三態(tài)，高電平有效。分時傳送16位數(shù)據(jù)和地址的低16位。由ALE鎖存地址信息。在總線周期T1用來輸出地址，在其他時鐘周期中，讀周期時處于懸浮狀態(tài)，寫周期時傳送數(shù)據(jù)。最小模式下引腳信號和功能2、A16/S3A19/S6:地址狀態(tài)復(fù)用引腳地址狀態(tài)復(fù)用引腳輸出，三態(tài)，高電平有效。分時輸出地址的高4位或CPU當(dāng)前狀態(tài)。地址信息由ALE鎖存。T1輸出高4位地址，其他時鐘周期輸出CPU當(dāng)前狀態(tài)。3、BHE/S7:高高8位數(shù)據(jù)總線允許位數(shù)據(jù)總線允許/狀態(tài)復(fù)用引腳狀態(tài)復(fù)用引腳輸出，三態(tài)，低電平有效。

11、 在T1時鐘周期為低電平表示高8位數(shù)據(jù)線AD8AD15上數(shù)據(jù)有效，否則表示只使用AD0AD7上的8位數(shù)據(jù)。 由ALE鎖存。 和A0可用于分別選中奇偶地址的字或字節(jié)。BHEBHEBHE4、ALE:地址鎖存允許信號地址鎖存允許信號輸出、高電平有效。表示總線上的是地址信息，在T1產(chǎn)生正脈沖，利用其下降沿鎖存地址信息。5、 :存儲器存儲器/輸入輸出控制信號輸入輸出控制信號輸出，三態(tài)，高電平表示當(dāng)前的信息是地址信息；低電平表示當(dāng)前訪問的是I/O口。6、 :讀信號讀信號輸出，三態(tài)，低電平有效。表示當(dāng)前總線周期正在讀存儲器或從I/O口輸入信息。7、 :寫信號寫信號輸出，三態(tài)，低電平有效。表示CPU正向存儲器

12、寫入數(shù)據(jù)或向I/O口輸出數(shù)據(jù)。最小模式下引腳信號和功能OI /MRDWR最小模式下引腳信號和功能8、 :數(shù)據(jù)收發(fā)信號數(shù)據(jù)收發(fā)信號輸出，三態(tài)，高電平表示CPU正在發(fā)送數(shù)據(jù)；低電平表示CPU接收數(shù)據(jù)。9、 :數(shù)據(jù)允許信號數(shù)據(jù)允許信號輸出，三態(tài)，低電平有效。表示CPU正在進行數(shù)據(jù)收發(fā)操作。10、INTR:可屏蔽中斷請求信號可屏蔽中斷請求信號輸入，高電平有效。表示外部向CPU提出中斷申請。11、 :中斷響應(yīng)信號中斷響應(yīng)信號輸出，低電平有效。表示外設(shè)的中斷申請得到響應(yīng)。R/DTDENINTA最小模式下引腳信號和功能12、NMI:非屏蔽中斷申請信號非屏蔽中斷申請信號輸入，上升沿有效。表示外部有非屏蔽中斷申

13、請。非屏蔽中斷不受軟件控制，CPU必須響應(yīng)。13、HOLD:總線請求保持信號總線請求保持信號輸入，高電平有效。表示其他模塊（如DMAC)申請占用總線。14、HLDA:總線保持響應(yīng)信號總線保持響應(yīng)信號輸出，高電平有效。表示CPU已讓出總線。15、READY：準備好信號準備好信號輸入，高電平有效。高電平表示存儲器或I/O口已準備好接收數(shù)據(jù)，外部使READY為低電平CPU要插入等待周期。16、TEST:測試信號測試信號輸入，低電平有效。有效時CPU退出WAIT指令。17、RESET:復(fù)位信號復(fù)位信號輸入，高電平有效。使CPU停止現(xiàn)行操作，并進行初始化：標志寄存器，IP,DS,SS,ES及指令隊列清零

14、；CS設(shè)置為FFFFH。復(fù)位結(jié)束時CPU從FFFF0H開始執(zhí)行程序，一般在此放置跳轉(zhuǎn)語句，CPU對系統(tǒng)初始化裝入操作系統(tǒng)等；18、CLK:時鐘信號時鐘信號(單相，占空比為單相，占空比為1/3)8086 5MHZ 19、VCC,GND:電源及地電源及地單一+5V10%。最小模式下引腳信號和功能1、最小模式下微處理器總線圖n8086 系統(tǒng)總線最小模式n2.3.4 系統(tǒng)總線最小模式2、說明（1）由3片8282（低電平鎖存，功能同74LS373）鎖存地址A0A19和BHE。ALE為鎖存信號。（2）由2片8286（雙向緩沖器，功能同74LS244）做數(shù)據(jù)總線D15D0的緩沖器，以增加總線驅(qū)動能力。 做方

15、向選擇， 為選通信號。（3）控制信號 和 , 完成信息傳遞控制。IO/MRDWRR/DTDEN口輸出向口輸入從寫存儲器單元讀存儲器單元O/I:WRIOO/I:RDIO:WRM:RDM （4）中斷控制信號 （5）總線控制信號qHOLD,HLDA （6）HLDA控制8282的OE，當(dāng)CPU總線響應(yīng)時讓出總線。NMIINTAINTR,n2.3.4 系統(tǒng)總線最小模式8282 鎖存器 (74LS373)STB(選通）選通）DG Q(3)(8)(4)(13)(7)(17)(14)(2)(11)(6)(5)(12)(9)(19)(15)(16)3D4D5D6D7D8D(18)2D1D3Q4Q5Q6Q7Q8Q

16、2QOE(1)（a）邏輯電路 STB OE 3D4D5D6D7D8D2D1D3Q4Q5Q6Q7Q8Q2Q1Q（b）引腳圖1Qn8282的選通信號輸入端STB與8086的ALE相連，為允許鎖存信號；n8086的地址信號與8282的DI7DI0相連；n8282的OE為輸出允許信號，低電平有效。當(dāng)OE輸出低電平時，則8282輸出的DO7DO0的地址信號有效。數(shù)據(jù)總線收發(fā)器8286 (74LS245)（a）邏輯電路(2)(5)(3)(6)(4)(8)(7)(18)(1)(16)(17)(14)(15)(11)(13)(12)A3A4A5A6A7A8(9)A2A1B3B4B5B6B7B8B2(19)T_

17、OEB1 _ OE T A2A3A4A5A6A7A8A1（b）引腳圖B3B4B5B6B7B8B2B1AD0AD1AD2AD3AD4AD5 AD6 AD7 AD8 AD9 AD15DENDT/RA0 B0A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7OE T地 址地址A0 B0A1 B1 A7 B7OE T828682868086數(shù)據(jù)總線 A7A0為輸入數(shù)據(jù)端，B7B0為輸出數(shù)據(jù)端，因為收發(fā)器是雙向傳輸?shù)?，所以輸入端和輸出端是可以交換使用的。此時，通過T引腳的信號判斷數(shù)據(jù)傳輸方向。 實際上，8286的T端是與8086的DT/R端相連的。 DT/R為數(shù)據(jù)收發(fā)信號

18、，當(dāng)8086進行數(shù)據(jù)輸出時，DT/R為高電平， 即T=1，則數(shù)據(jù)從A7A0輸入，從B7B0輸出 ；當(dāng)8086進行數(shù)據(jù)輸入時，DT/R為低電平， 即T=0， 數(shù)據(jù)從B7B0輸入，從A7A0 輸出。 OE是輸出允許信號，此信號決定是否允許數(shù)據(jù)通過8286。它與8086的DEN是相連的。在傳送數(shù)據(jù)時，DEN都為有效的低電平，此時OE=0，允許數(shù)據(jù)進行傳輸，傳輸方向由T信號決定；在DEN端出現(xiàn)高電平時，此時OE=1，不允許數(shù)據(jù)進行傳輸。 當(dāng)系統(tǒng)中CPU以外的部件對總線有請求，并且得到CPU的允許時，CPU的DEN和DT/R引腳呈現(xiàn)高阻狀態(tài)，從而使8286個輸出端也成為高阻狀態(tài)。AD0AD1AD2AD3

19、AD4AD5 AD6 AD7 AD8 AD9 AD15DENDT/RA0 B0A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7OE T地 址地址A0 B0A1 B1 A7 B7OE T828682868086數(shù)據(jù)總線8286的連接意義：當(dāng)一個系統(tǒng)中所含的外設(shè)或存儲器較多時，數(shù)據(jù)總線上需要有發(fā)送器和接受器來增加總線的驅(qū)動能力。發(fā)送器和接受器簡稱收發(fā)器，也稱為總線驅(qū)動器。指令周期、總線周期和時鐘周期 微處理器是在時鐘脈沖CLK統(tǒng)一控制下一個節(jié)拍一個節(jié)拍的工作。1、時鐘周期、時鐘周期T（T狀態(tài)）狀態(tài)）q時鐘脈沖的一個循環(huán)時間叫做一個時鐘周期。每個時鐘周期T又稱一個“

20、狀態(tài)”，它是CPU工作最小時間單位，所有操作都以這個時鐘周期為基準，是微處理器系統(tǒng)工作速度的重要標志。q8086時鐘頻率為5MHZq時鐘周期200nS。2、總線周期（機器周期）總線周期（機器周期）qCPU從存儲器或I/O口存取一個字或字節(jié)的時間稱為總線周期q8086的總線周期有：存儲器讀寫周期、 輸入/輸出周期、中斷響應(yīng)周期；q一個基本總線周期為4個時鐘周期,習(xí)慣上將4個時鐘周期稱為4個狀態(tài)，分別是T1、T2、T3、T4。3、指令周期、指令周期q執(zhí)行一條指令所需要的時間稱為指令周期。一般要1個以上的總線周期。 2、總線周期（機器周期）總線周期（機器周期）q在T1狀態(tài)，CPU往地址/數(shù)據(jù)總線上發(fā)

21、出地址信號，指出要尋址的存儲單元或外設(shè)端口地址。q在T2狀態(tài)，CPU從總線上撤銷地址，而使16位地址/數(shù)據(jù)總線浮置成高阻狀態(tài)，為傳輸數(shù)據(jù)作準備，4位的地址/狀態(tài)總線輸出本總線周期的狀態(tài)信息。q在T3狀態(tài)，4位地址/狀態(tài)總線繼續(xù)提供狀態(tài)信息，16位地址/數(shù)據(jù)總線上出現(xiàn)CPU寫出的數(shù)據(jù)或CPU讀入的數(shù)據(jù)。TWT2T1T3T4T2T1T3T4TITIT4TITITWT2T1T3TW 2、總線周期（機器周期）總線周期（機器周期）q如果I/O設(shè)備或存儲器速度慢， I/O設(shè)備或存儲器會向CPU發(fā)出等待請求信號，于是CPU插入一個或多個附加的時鐘周期Tw狀態(tài)，也稱等待狀態(tài)。q在T4狀態(tài)，完成數(shù)據(jù)的讀寫操作，

22、總線周期結(jié)束。 只有在CPU與I/O設(shè)備或存儲器之間傳輸數(shù)據(jù)，以及從內(nèi)存取指令到指令隊列時，CPU才執(zhí)行總線周期。因此在兩個總線周期之間，總線就可能處于空閑狀態(tài)TI，此時執(zhí)行空閑周期。TWT2T1T3T4T2T1T3T4TITIT4TITITWT2T1T3TW 1、最小模式下 存儲器讀周期q時序圖T1T2T3T4T1CLKM/IOABHEADALERDDT/RDENREADY地址狀態(tài)地址數(shù)據(jù)1501916S3S6存儲器讀周期時序（4）T3上升沿檢測READY信號，為高電平下一個為T4狀態(tài)，否則插入等待周期。RDDEN（5）T3下降沿 和 無效，數(shù)據(jù)總線浮空。R/DT（6）T4上升沿 無效。IO

23、/MR/DTBHE（1）T1開始使 , 有效，輸出地址信號A19A16,A15A0和 信號，ALE有效。RDDEN（7）讀取數(shù)據(jù)時間 或（2）T1上升沿，ALE鎖存地址和 。BHEDENRD（3）T1下降沿（T2開始）輸出狀態(tài)S3S6，AD15AD0浮空， 無效，輸出S7。 和 信號有效，打開三態(tài)門讀取數(shù)據(jù)。BHE說明說明:n在T3上升沿檢測READY為低電平，則下一個T狀態(tài)為TW，其上升沿檢測READY為高電平，則下一個為T4。T1T2T3T4T1地址狀態(tài)地址數(shù)據(jù)CLKM/IOABHEADALERDDT/RDENREADY1501916S3S6具有等待周期的存儲器讀周期時序TW 2、具有等待

24、周期的存儲器讀周期T1T2T3T4T1地址狀態(tài)地址數(shù)據(jù)CLKM/IOABHEADALEWRDT/RDENREADY1501916S3S6存儲器寫周期時序說明：n（1）DT/R為高電平。n（2）AD15AD0輸出地址后，緊接著輸出數(shù)據(jù)，T4上升沿浮空。n（3）T1下降沿輸出寫信號。 3、最小模式下存儲器寫周期T1T2T3T4T1地址狀態(tài)地址數(shù)據(jù)CLKM/IOABHEADALERDDT/RDENREADY1501916S3S6輸入周期時序說明n與存儲器讀周期的區(qū)別是M/IO為低電平，其余均相同。4、最小模式下I/O讀時序說明：n 由連續(xù)兩次中斷響應(yīng)信號組成，第一個信號表示CPU已經(jīng)響應(yīng)中斷請求，第二個信號驅(qū)動I/O接口電路將中斷識別代碼（中斷類型碼）通過低8位數(shù)據(jù)總線送給CPU。 兩個信號之間不響應(yīng)其它中斷請求和總線請求。 T1 T2 T3 T4 Ti Ti T1 T2 T3 T4 CLKINTALOCK數(shù)據(jù)AD0AD75、中斷響應(yīng)總線周