實(shí)例教學(xué)三D觸發(fā)器CPLDFPGA可編程邏輯器件

1、D觸發(fā)器的設(shè)計(jì)桂林師范高等?？茖W(xué)校羊日飛時(shí)序邏輯電路n數(shù)字邏輯電路分為兩大類：n組合邏輯電路：任一時(shí)刻的輸出僅與當(dāng)時(shí)的輸入有關(guān)。n時(shí)序邏輯電路：任一時(shí)刻的輸出不僅取決于當(dāng)時(shí)的輸入，而且還取決于電路以前的輸入。組合邏輯電路時(shí)序邏輯電路門電路、編碼器、譯碼器、數(shù)據(jù)選擇器、加法器等觸發(fā)器、鎖存器、分頻器、計(jì)數(shù)器等時(shí)序邏輯電路的結(jié)構(gòu)框圖n由組合邏輯電路和存儲(chǔ)電路構(gòu)成；n輸出是輸入及輸出前一個(gè)時(shí)刻的狀態(tài)的函數(shù)。D觸發(fā)器（D Filp-Flop）n是一種具有記憶功能的器件。有兩種穩(wěn)定的狀態(tài)“1”和“0”。nD觸發(fā)器有一個(gè)輸入、一個(gè)輸出和一個(gè)時(shí)鐘頻率輸入 。時(shí)鐘頻率輸入數(shù)據(jù)輸入數(shù)據(jù)輸出數(shù)據(jù)取反輸出D觸發(fā)器的

2、應(yīng)用nD觸發(fā)器廣泛應(yīng)用于數(shù)據(jù)鎖存、計(jì)數(shù)、分頻、接口等電路中。D觸發(fā)器集成電路74HC74D觸發(fā)器一直保持它的狀態(tài)，直到它收到輸入脈沖。D觸發(fā)器集成電路74HC74時(shí)序圖分析tPHL 傳輸延時(shí)，18nsD觸發(fā)器的VHDL代碼編寫庫引用n引用IEEE庫n引用IEEE庫中的std_logic_1164程序包library ieee;use ieee.std_logic_1164.allD觸發(fā)器的VHDL代碼編寫實(shí)體nD觸發(fā)器電路的外特性：q有1個(gè)數(shù)據(jù)輸入端 d；有一個(gè)時(shí)鐘脈沖信號(hào)輸入端clk；還有2個(gè)數(shù)據(jù)輸出端q和nq。n實(shí)體: dffn數(shù)據(jù)輸入端口：dn時(shí)鐘脈沖信號(hào)輸入端口：clkn輸出端口：q、

3、qbentity dff is port(d: in std_logic;clk: in std_logic;q,qb: out std_logic; );end dff;D觸發(fā)器的VHDL代碼編寫結(jié)構(gòu)體architecture dff_stru of dff isbeginend dff_stru;D觸發(fā)器的行為/功能描述n輸入信號(hào)和輸出信號(hào)之間有怎樣的邏輯關(guān)系？如何描述？請(qǐng)用自然語言描述出來分兩種情況：有觸發(fā)信號(hào)和無觸發(fā)信號(hào) 只有在clk輸入信號(hào)的上升沿到來的時(shí)刻（觸發(fā)信號(hào)），輸出端q才采樣數(shù)據(jù)輸入端d的數(shù)據(jù)，其它任何時(shí)候q的狀態(tài)都保持不變（無觸發(fā)信號(hào)）。D觸發(fā)器的VHDL代碼編寫結(jié)構(gòu)體n

4、描述行為時(shí)往往具有順序性順序性,所以我們常使用VHDL語言中的順序語句。q所有的順序代碼必須放在進(jìn)程（process）或子程序中architecture dff_stru of dff isbegin process( ) begin end process;end dff_stru;VHDL語法n時(shí)鐘信號(hào)的描述q以時(shí)鐘進(jìn)程的形式：時(shí)鐘信號(hào)作為敏感信號(hào)，寫入進(jìn)程的敏感信號(hào)表。這樣就表示了：當(dāng)時(shí)鐘信號(hào)變化時(shí)（上升沿或下降沿），進(jìn)程內(nèi)部的順序語句將發(fā)生作用或者說被啟動(dòng)。q時(shí)鐘上升沿的描述：n信號(hào)信號(hào)event and 信號(hào)信號(hào)=1 process(clk) begin 順序語句； end proc

5、ess;上升沿的到來表示發(fā)生了一個(gè)事件VHDL語法nIF 語句qIF語句是進(jìn)程中的重要語句。q用于進(jìn)行條件判斷，從而實(shí)現(xiàn)電路的分支等操作。 q第一種形式的if語句語法格式語法格式if 條件表達(dá)式條件表達(dá)式 then 順序語句；end if；含義：當(dāng)if的條件表達(dá)式為“真”時(shí)，則執(zhí)行下面的順序語句D觸發(fā)器的VHDL代碼編寫結(jié)構(gòu)體n用條件語句判斷：當(dāng)時(shí)鐘脈沖信號(hào)的上升沿到來的時(shí)候，輸出應(yīng)該采樣此時(shí)的數(shù)據(jù)輸入。architecture dff_stru of dff isbegin process(clk) begin if clkevent and clk=1 then q=d； qb= not d; end if; end process;end dff_stru;D觸發(fā)器VHDL代碼編寫完整結(jié)構(gòu)體部分的代碼architecture dff_stru of dff isbegin process( clk ) begin if clkevent and clk=1 then q=d； qb= not d; end if; end process;end dff_stru;思考？n語句中隱含了什么？architecture dff_stru of dff isbegin process( clk ) begin if clkevent