EDA第六章有限狀態(tài)機(jī)設(shè)計(jì)-定稿

1、黑龍江大學(xué)電子工程學(xué)院第六章 有限狀態(tài)機(jī)設(shè)計(jì)有限狀態(tài)機(jī)及其技術(shù)是實(shí)現(xiàn)數(shù)字系統(tǒng)中的重要組成部分，主要用于解決同步時(shí)序邏輯的問題，狀態(tài)機(jī)的設(shè)計(jì)優(yōu)點(diǎn)在于符合人的思維邏輯，對大型系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)很有幫助。一、概述 二、一般有限狀態(tài)機(jī)的設(shè)計(jì)三、Moore型有限狀態(tài)機(jī)的設(shè)計(jì)四、Mealy型有限狀態(tài)機(jī)的設(shè)計(jì)五、狀態(tài)編碼六、狀態(tài)機(jī)剩余狀態(tài)的處理黑龍江大學(xué)電子工程學(xué)院一、 概述 1、關(guān)于狀態(tài)機(jī)狀態(tài)機(jī)就是事物存在狀態(tài)的一種綜合描述。用VHDL設(shè)計(jì)的狀態(tài)機(jī)有多種形式：(1)、從狀態(tài)機(jī)的信號輸出方式分有Mealy(米立)型和Moore(摩爾)型兩種。 Moore型：輸出只是當(dāng)前狀態(tài)值的函數(shù),并僅在時(shí)鐘邊沿到來時(shí)才變化

2、。 Mealy型：輸出是當(dāng)前狀態(tài)值、當(dāng)前輸出值和當(dāng)前輸入值的函數(shù)。(2)、從結(jié)構(gòu)上分有單進(jìn)程狀態(tài)機(jī)和多進(jìn)行狀態(tài)機(jī)；(3)、從狀態(tài)表達(dá)方式上分為符號化狀態(tài)機(jī)和確定狀態(tài)編碼的狀態(tài)機(jī)。(4)、從編碼方式上分為順序編碼狀態(tài)機(jī)和一位熱碼編碼狀態(tài)機(jī)和其他編碼方式狀態(tài)機(jī)等。黑龍江大學(xué)電子工程學(xué)院2、狀態(tài)機(jī)的特點(diǎn)(1)、有限狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的特點(diǎn)。狀態(tài)機(jī)屬于純硬件數(shù)字系統(tǒng)中的順序控制電路，速度優(yōu)于程序控制的MCU。(2)、由于狀態(tài)機(jī)的結(jié)構(gòu)模式相對簡單，設(shè)計(jì)方案相對固定，一般設(shè)計(jì)為符號化枚舉類型的狀態(tài)。(3)、狀態(tài)機(jī)容易構(gòu)成性能優(yōu)良的同步時(shí)序模塊，可有效克服競爭冒險(xiǎn)。和消除電路中的毛

3、刺。(4)、同VHDL的其他描述方式相比，狀態(tài)機(jī)的表述豐富，程序?qū)哟畏置鳎Y(jié)構(gòu)清晰易懂，便于排錯(cuò)，修改和移植。(5)、在高速運(yùn)算和控制方面，狀態(tài)機(jī)有著巨大的優(yōu)勢。(6)、從可靠性上來說，狀態(tài)機(jī)屬于純電路，沒有軟件編程方面的一些缺陷。 如狀態(tài)機(jī)設(shè)計(jì)中使用了完整容錯(cuò)技術(shù)，從非法狀態(tài)的返回時(shí)間都是優(yōu)于 MCU。黑龍江大學(xué)電子工程學(xué)院3、狀態(tài)機(jī)的基本結(jié)構(gòu)和功能狀態(tài)機(jī)的基本操作有兩種(1)、狀態(tài)機(jī)內(nèi)部狀態(tài)轉(zhuǎn)換。次態(tài)由當(dāng)前狀態(tài)和輸入決定。(2)、產(chǎn)生輸出序列。根據(jù)當(dāng)前狀態(tài)和輸入狀態(tài)決定輸出。狀態(tài)狀態(tài)譯碼器譯碼器狀態(tài)狀態(tài)寄存器寄存器輸輸出出譯譯碼碼器器輸入輸入反饋反饋輸出輸出狀態(tài)狀態(tài)組合邏輯組合邏輯組合邏輯

4、組合邏輯寄存器部分寄存器部分狀態(tài)機(jī)結(jié)構(gòu)示意圖黑龍江大學(xué)電子工程學(xué)院二、 一般有限狀態(tài)機(jī)的設(shè)計(jì) 為了獲得可綜合的、高效的狀態(tài)機(jī)描述：(1)、一般使用枚舉類型來定義狀態(tài)機(jī)的狀態(tài)。(2)、使用多進(jìn)程方式來描述狀態(tài)機(jī)的內(nèi)部邏輯。如組合邏輯進(jìn)程、時(shí)序進(jìn) 程和輔助進(jìn)程。1、一般有限狀態(tài)機(jī)的組成(1)、說明部分一般在結(jié)構(gòu)體的說明部分，使用TYPE定義枚舉類型的狀態(tài)序列。如：TYPE state_type IS(start_state,run_state,error_state);-定義類型 SIGNAL state: state_type; -定義state_type類型的信號(2)、時(shí)序進(jìn)程 負(fù)責(zé)在時(shí)鐘驅(qū)

5、動(dòng)下完成狀態(tài)機(jī)轉(zhuǎn)換的進(jìn)程將次態(tài)轉(zhuǎn)為當(dāng)前狀態(tài)(3)、組合進(jìn)程根據(jù)外部輸入的控制信號和當(dāng)前狀態(tài)決定下一個(gè)狀態(tài)(次態(tài))。(4)、輔助進(jìn)程 用于配合狀態(tài)機(jī)工作的組合或者時(shí)序進(jìn)程黑龍江大學(xué)電子工程學(xué)院2、設(shè)計(jì)實(shí)例 例6-1一般狀態(tài)機(jī)的描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine ISPORT(clk,reset: IN STD_LOGIC; -時(shí)鐘，復(fù)位 state_input: IN STD_LOGIC_VECTOR(0 TO 1); -狀態(tài)轉(zhuǎn)換控制 comb_output:OUT STD_LOGIC_VECTOR(0 TO 1

6、);-狀態(tài)輸出END s_machine;狀態(tài)機(jī)狀態(tài)機(jī)Current_stateNext_stateComb_outputclkresetState_inputs時(shí)序進(jìn)程組合進(jìn)程黑龍江大學(xué)電子工程學(xué)院ARCHITECTURE behave OF s_machine ISTYPE state IS(st0,st1,st2,st3); -定義枚舉類型的量SIGNAL current_state,next_state:state; -state類型信號,取值有限制BEGINREG：PROCESS(reset,clk) -時(shí)序邏輯進(jìn)程BEGINIF reset=1 THENcurrent_state=

7、st0;-復(fù)位信號有效，返回最初態(tài)ELSIF (clkEVENT AND clk=1) THEN-每次時(shí)鐘上升沿時(shí)候current_state comb_output=“00”; -根據(jù)當(dāng)前狀態(tài),決定輸出 IF state_input=“00” THEN 根據(jù)輸出決定次態(tài)的變化next_state =st0;-輸入值與狀態(tài)值一致時(shí)，次態(tài)不變 ELSEnext_state comb_output=“01”; IF state_input=“01” THENnext_state =st1; ELSEnext_state comb_output=“10”; IF state_input=“10” T

8、HENnext_state =st2; ELSEnext_state comb_output=“11”; IF state_input=“11” THENnext_state =st3; ELSEnext_state =st0; END IF; END CASE;END PROCESS;END bahave;黑龍江大學(xué)電子工程學(xué)院三、Moore型狀態(tài)機(jī)的設(shè)計(jì)Moore型:輸出只是當(dāng)前狀態(tài)值的函數(shù),并僅在時(shí)鐘邊沿到來時(shí)才變化。Mealy型:輸出是當(dāng)前狀態(tài)值、當(dāng)前輸出值和當(dāng)前輸入值的函數(shù),與時(shí)鐘無關(guān)。Moore型狀態(tài)機(jī)框圖黑龍江大學(xué)電子工程學(xué)院1、多進(jìn)程Moore型有限狀態(tài)機(jī)的設(shè)計(jì)CE =1 電路

9、接1 ST0 CS=0 RC=1芯片復(fù)位ST1 CS=1 RC=0 啟動(dòng)裝換ST2 CS=1 RC=0 等待status =0ST3 CS=1 RC=1 讀出結(jié)果ST4 CS=1 RC=1 LOCK =1 結(jié)果鎖存黑龍江大學(xué)電子工程學(xué)院AD574采樣控制狀態(tài)圖AD574采樣狀態(tài)機(jī)結(jié)構(gòu)框圖黑龍江大學(xué)電子工程學(xué)院黑龍江大學(xué)電子工程學(xué)院 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT (d :IN STD_LOGIC_VECTOR(11 DOWNTO 0); clk ,status : IN STD_LOGIC;-時(shí)鐘C

10、LK，轉(zhuǎn)換結(jié)束信號STATUS lock0 : OUT STD_LOGIC; -內(nèi)部鎖存信號lock的外部輸出信號 cs,a0,rc,k12X8 : OUT STD_LOGIC; -AD574控制信號 q : OUT STD_LOGIC_VECTOR(11 DOWNTO 0); -鎖存數(shù)據(jù)輸出END AD574;ARCHITECTURE behav OF AD574 IS TYPE states IS (st0, st1, st2, st3,st4); -枚舉類型定義5個(gè)狀態(tài) SIGNAL current_state, next_state: states :=st0 ; -定義信號,賦初值

11、SIGNAL regl : STD_LOGIC_VECTOR(11 DOWNTO 0); -轉(zhuǎn)換結(jié)果 SIGNAL lock: STD_LOGIC; -內(nèi)部鎖存信號 BEGIN k12X8 = 1; -設(shè)定12位轉(zhuǎn)換和讀取操作lock0 next_state next_state IF (STATUS=1) THEN next_state = st2; ELSE next_state next_state next_state next_state cs=1; a0=1;rc=1;lock cs=0; a0=0;rc=0;lock cs=0; a0=0;rc=0;lock cs=0; a0=0

12、;rc=1;lock cs=0; a0=0;rc=1;lockcs=1; a0=1;rc=1;lock=0;-返回初態(tài) 黑龍江大學(xué)電子工程學(xué)院 END CASE ; END PROCESS COM2 ; REG: PROCESS (clk) - 時(shí)序進(jìn)程，有當(dāng)前狀態(tài)向次態(tài)轉(zhuǎn)換 BEGIN IF ( clkEVENT AND clk=1) THEN current_state = next_state; END IF; END PROCESS REG; LATCH1 : PROCESS (LOCK) - 數(shù)據(jù)鎖存器進(jìn)程 BEGIN IF lock=1 AND lockEVENT THEN reg

13、l = d ; END IF; END PROCESS ; Q = regl; END behav;黑龍江大學(xué)電子工程學(xué)院2、用時(shí)鐘同步輸出的Moore型有限狀態(tài)機(jī) 組合邏輯組合邏輯寄寄存存器器寄寄存存器器組合邏輯組合邏輯inputsoutputsclkclkresetreset當(dāng)前狀態(tài)當(dāng)前狀態(tài)從框圖可以看出，是在Moore型基礎(chǔ)上增加了一個(gè)寄存器的同步輸出級，可以有效避免競爭冒險(xiǎn)。同時(shí)帶來的缺點(diǎn)是輸出較前一個(gè)程序晚一個(gè)周期。黑龍江大學(xué)電子工程學(xué)院例6-3 用時(shí)鐘同步輸出的狀態(tài)機(jī)LIBRARY IEEE;USE IEEE.STD_LOGIC.1164.ALL;ENTITY moore1 ISP

14、ORT( datain: IN STD_LOGIC_VECTOR(1 DOWNTO 0); clk, rst : IN STD_LOGIC; q: OUT STD_LOGIC-VECTOR(3 DOWNTO 0) );END ENTITY moore1;AICHITECTURE behave OF moore1 ISTYPE st_type IS(st0,st1,st2,st3,st4);SIGNAL c_st : st_type;BEGINPROCESS(clk,rst)混合進(jìn)程BEGIN IF rst=1 THEN c_st=st0,qIF datain =“01” THEN c_st=s

15、t1;-輸入變化 ELSE c_st=st0;END IF; -確定次態(tài)輸出 qIF datain=“10” THEN c_st=st2; ELSE c_st=st1;END IF; qIF datain=“11” THEN c_st=st3; ELSE c_st=st0;END IF; qIF datain=“00” THEN c_st=st4; ELSE c_st=st2;END IF; qIF datain=“00” THEN c_st=st0; ELSE c_st=st3;END IF; qc_st=st0;END CASE; END IF;END PROCESS;END behave

16、;黑龍江大學(xué)電子工程學(xué)院四、Mealy型有限狀態(tài)機(jī)的設(shè)計(jì)Mealy型:輸出是當(dāng)前狀態(tài)值、當(dāng)前輸出值和當(dāng)前輸入值的函數(shù),與時(shí)鐘無關(guān)。因此和等價(jià)功能的狀態(tài)機(jī)相比，輸出要領(lǐng)先一個(gè)時(shí)鐘周期。Moore型狀態(tài)機(jī)框圖一、多進(jìn)程Mealy型有限狀態(tài)機(jī)例6-4是兩進(jìn)程的狀態(tài)機(jī)將此Mealy框圖同Moore型相比，可以看出電路的輸出的位置不同，因此此輸出是異步的輸出，較moore要提前一個(gè)周期。兩種類型的區(qū)別就在于輸入和輸出狀態(tài)之間的連接關(guān)系。黑龍江大學(xué)電子工程學(xué)院LIBRARY IEEE; -例6-4兩進(jìn)程Mealy狀態(tài)機(jī)USE IEEE.STD_LOGIC.1164.ALL;ENTITY mealy1 IS

17、PORT(clk, datain, reset: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(4 DOWNTO 0) );END ENTITY mealy1;AICHITECTURE behave OF mealy1 ISTYPE states IS(st0,st1,st2,st3,st4);SIGNAL stx:states;BEGINCOMREGS:PROCESS(clk,reset) -混合進(jìn)程，狀態(tài)轉(zhuǎn)換BEGIN IF reset=1 THEN stx IF datain=1 THEN stx IF datain=0 THEN stx IF datain=

18、1 THEN stx IF datain=0 THEN stx IF datain=1 THEN stx stxIF datain =1 THEN q=“10000”; ELSE qIF datain =0 THEN q=“10111”; ELSE qIF datain =1 THEN q=“10101”; ELSE qIF datain =0 THEN q=“11011”; ELSE qIF datain =1 THEN q=“11101”; ELSE q q=“00000”; END CASE;END PROCESS COM1;END behave;黑龍江大學(xué)電子工程學(xué)院P202例6-5為

19、增加鎖存器的多進(jìn)程狀態(tài)機(jī)與前一個(gè)程序的主要區(qū)別在于在組合進(jìn)程中增加了兩部分： 根據(jù)電路的狀態(tài)和輸入狀態(tài)，給待輸出信號進(jìn)行了賦值。 在時(shí)鐘上升沿變化時(shí)，將待輸出信號送到輸出端口LIBRARYUSE IEEE.STD_LOGIC_1164.ALL; ENTITY mealy2 ISPORT(clk, datain, reset: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(4 DOWNTO 0) ); END ENTITY mealy2; AICHITECTURE behave OF mealy2 ISTYPE states IS(st0,st1,st2,st3,st

20、4);SIGNAL stx:states;-定義當(dāng)前狀態(tài)SIGNAL q1:std_logic_vector(4 downto 0); BEGINCOMREGS:PROCESS(clk,reset) -混合進(jìn)程，完成狀態(tài)轉(zhuǎn)換BEGIN IF reset=1 THEN stx IF datain=1 THEN stx IF datain=0 THEN stx IF datain=1 THEN stx IF datain=0 THEN stx IF datain=1 THEN stx stxIF datain =1 THEN q2：=“10000”; ELSE q2:=“01010”; END I

21、F; WHEN st1=IF datain =0 THEN q2：=“10111”; ELSE q2:=“10100”; END IF; WHEN st2=IF datain =1 THEN q2：=“10101”; ELSE q2:=“10011”; END IF; WHEN st3=IF datain =0 THEN q2：=“11011”; ELSE q2:=“01001”; END IF; WHEN st4=IF datain =1 THEN q2：=“11101”; ELSE q2:=“01101”; END IF; WHEN OTHERS = q2:=“00000”; END CA

22、SE; 黑龍江大學(xué)電子工程學(xué)院 IF clkEVENT AND clk=1 THEN q1=q2; -對輸出增加了同步鎖存 END IF;END PROCESS COM1;q= q1;END behave;2、用時(shí)鐘同步輸出信號的Mealy型狀態(tài)機(jī)為了去除電路輸出的毛刺P204 例6-6 將原來的輸出增加了一個(gè)時(shí)鐘邊沿控制的同步輸出。輸出的是前一個(gè)狀態(tài)和當(dāng)前輸出的組合邏輯，因此較普通的mealy型相比要晚一個(gè)時(shí)鐘周期。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mealy3 IS PORT(clk, datain, reset: IN STD

23、_LOGIC;q: OUT1 STD_LOGIC_VECTOR(3 DOWNTO 0) );END ENTITY mealy3;黑龍江大學(xué)電子工程學(xué)院AICHITECTURE behave OF mealy3 ISTYPE state_type IS(st0,st1,st2,st3,st4);SIGNAL state:state_type; BEGINPROCESS(clk,reset) -混合進(jìn)程，狀態(tài)轉(zhuǎn)換BEGIN IF reset=1 THEN state=st0;out1 0); ELSIF clkEVENT AND clk=1 THENCASE state IS 在時(shí)鐘作用下，根據(jù)電

24、路狀態(tài)和輸入直接改變狀態(tài) WHEN st0= IF in=1 THEN state=st1; out1=“0000”; ELSE out1 IF in1=0 THEN state=st2; out1=“1100”; ELSE out1 IF in1=1 THEN state=st3;out1=“1111”; ELSE out1 IF in1=0 THEN state=st0;out1=“0000”; ELSE out1=“1111”; END IF;END CASE; END IF;END PROCESS 黑龍江大學(xué)電子工程學(xué)院五、狀態(tài)編碼-略講1、狀態(tài)編碼有狀態(tài)位直接輸出型的編碼: 如AD5

25、74控制程序，狀態(tài)編碼是順序進(jìn)行的，在輸出控制時(shí)，根據(jù)狀態(tài)進(jìn)行輸出控制。但是如果用控制位直接進(jìn)行編碼來使用，就可以省去了轉(zhuǎn)換的操作。具體見P206表6-2 。此外計(jì)數(shù)器也屬于此編碼方式。CS=current_state(4); A0 =current_state(3); RC=current_state(2); LOCK=currrent_states(1);此時(shí)各個(gè)狀態(tài)就有了相應(yīng)的編碼值，但是由于st1和st2此時(shí)狀態(tài)相同，因此在上面四個(gè)控制信號基礎(chǔ)上增加了一個(gè)B，見表6-22、順序編碼：利用若干個(gè)觸發(fā)器的編碼組合來實(shí)現(xiàn)n個(gè)狀態(tài)的狀態(tài)機(jī)。如6個(gè)狀態(tài)的編碼見P208表6-3 編碼為000，00

26、1-101。3、一位熱碼編碼：使用n個(gè)觸發(fā)器來實(shí)現(xiàn)n個(gè)狀態(tài)的狀態(tài)機(jī)，每一個(gè)狀態(tài)都是只有其中一個(gè)寄存器為1，其他的狀態(tài)都為0。見表6-3六、狀態(tài)機(jī)剩余狀態(tài)的處理狀態(tài)機(jī)的剩余狀態(tài)一般處理方式是，當(dāng)狀態(tài)進(jìn)入剩余狀態(tài)時(shí)，跳轉(zhuǎn)到電路的初態(tài)中去，以使?fàn)顟B(tài)能正常運(yùn)行下去。黑龍江大學(xué)電子工程學(xué)院補(bǔ)充：狀態(tài)轉(zhuǎn)換圖畫法例1：四狀態(tài)轉(zhuǎn)換的狀態(tài)機(jī)程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY two_process_state_machine ISPORT (clk, reset : IN STD_LOGIC;state_inputs : IN STD_LOGIC

27、;comb_outputs : OUT STD_LOGIC_VECTOR(0 TO 1);END ENTITY two_process_state_machine; ARCHITECTURE behv OF two_process_state_machine ISTYPE states IS (st0,st1,st2,st3); -定義states為枚舉型數(shù)據(jù)類型，構(gòu)造符號化狀態(tài)機(jī)SIGNAL current_state, next_state: states;BEGINREG: PROCESS (reset, clk) -時(shí)序邏輯進(jìn)程BEGINIF reset = 1 THEN -異步復(fù)位

28、current_state = st0;ELSIF clk = 1 AND clkEVENT THEN-出現(xiàn)時(shí)鐘上升沿時(shí)進(jìn)行狀態(tài)轉(zhuǎn)換 current_state comb_outputs = 00; -系統(tǒng)輸出及其初始化IF state_inputs = 0 THEN -根據(jù)外部輸入條件決定狀態(tài)轉(zhuǎn)換方向next_state = st0; ELSE next_state comb_outputs = 01; IF state_inputs = 0 THEN next_state = st1; ELSE next_state comb_outputs = 10; IF state_inputs =

29、 0 THEN next_state = st2;ELSE next_state comb_outputs = 11; IF state_inputs = 0 THEN next_state = st3;ELSE next_state = st0;END IF;END CASE;END PROCESS;END ARCHITECTURE behv;黑龍江大學(xué)電子工程學(xué)院例例2：應(yīng)用實(shí)例：自動(dòng)售飲料機(jī)，數(shù)字電路教材上題目：應(yīng)用實(shí)例：自動(dòng)售飲料機(jī)，數(shù)字電路教材上題目設(shè)計(jì)一個(gè)自動(dòng)售飲料機(jī)，可投入設(shè)計(jì)一個(gè)自動(dòng)售飲料機(jī)，可投入5角或角或1元的硬幣，投入元的硬幣，投入1.5元元?jiǎng)t吐出一個(gè)飲料，投入則吐出一個(gè)

30、飲料，投入2元?jiǎng)t吐出一個(gè)飲料和元?jiǎng)t吐出一個(gè)飲料和5角錢。角錢。解：首先進(jìn)行邏輯抽象，定義各信號及狀態(tài)類型，定解：首先進(jìn)行邏輯抽象，定義各信號及狀態(tài)類型，定義如下：義如下： 設(shè)投入設(shè)投入1元硬幣元硬幣 A=1 否則否則 A=0， 投入投入5角硬幣角硬幣 B=1 否則否則 B=0， 吐出可樂則吐出可樂則 Y=1 不吐不吐 Y=0， 吐出吐出5角則角則 Z=1，不吐，不吐 Z=0 從題意可以設(shè)置從題意可以設(shè)置3個(gè)狀態(tài)，一個(gè)初始狀態(tài)個(gè)狀態(tài)，一個(gè)初始狀態(tài)S0，一個(gè)有，一個(gè)有5角的狀態(tài)角的狀態(tài)S1，一個(gè)有，一個(gè)有1元的狀態(tài)元的狀態(tài)S2黑龍江大學(xué)電子工程學(xué)院黑龍江大學(xué)電子工程學(xué)院-自動(dòng)售飲料機(jī)程序自動(dòng)售飲料機(jī)程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY AUTO_SALE ISPORT (clk, reset : IN STD_LOGIC;state_input