數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDLPPT學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL第1頁(yè)/共27頁(yè)第第1章章 EDA技術(shù)概述技術(shù)概述1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展1.2 Top-down設(shè)計(jì)與設(shè)計(jì)與IP核復(fù)用核復(fù)用1.3 數(shù)字設(shè)計(jì)的流程數(shù)字設(shè)計(jì)的流程1.4 常用的常用的EDA軟件工具軟件工具1.5 EDA技術(shù)的發(fā)展趨勢(shì)技術(shù)的發(fā)展趨勢(shì)第2頁(yè)/共27頁(yè)EDA（Electronic Design Automation）就是以計(jì)算機(jī)為工作平臺(tái)，以就是以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件工具為開軟件工具為開發(fā)環(huán)境，以發(fā)環(huán)境，以PLD器件或者器件或者ASIC專用集成電路為目專用集成電路為目標(biāo)器件設(shè)計(jì)實(shí)現(xiàn)電路系統(tǒng)的一種技術(shù)。標(biāo)器

2、件設(shè)計(jì)實(shí)現(xiàn)電路系統(tǒng)的一種技術(shù)。1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展第3頁(yè)/共27頁(yè)EDA技術(shù)的應(yīng)用范疇技術(shù)的應(yīng)用范疇第4頁(yè)/共27頁(yè)EDA技術(shù)的新發(fā)展技術(shù)的新發(fā)展 （1）電子技術(shù)各個(gè)領(lǐng)域全方位融入）電子技術(shù)各個(gè)領(lǐng)域全方位融入EDA技術(shù)。技術(shù)。（2）IP（Intellectual Property）核在電子設(shè)計(jì)領(lǐng)域得）核在電子設(shè)計(jì)領(lǐng)域得到了廣泛的應(yīng)用。到了廣泛的應(yīng)用。（3）嵌入式微處理器軟核的出現(xiàn)，更大規(guī)模的）嵌入式微處理器軟核的出現(xiàn)，更大規(guī)模的FPGA/CPLD器件的不斷推出，使得器件的不斷推出，使得SoPC（System on Programmable Chip，可編程芯片系統(tǒng)）步入實(shí)用化

3、階，可編程芯片系統(tǒng)）步入實(shí)用化階段。段。（4）用）用FPGA實(shí)現(xiàn)完全硬件的實(shí)現(xiàn)完全硬件的DSP（數(shù)字信號(hào)處理）處（數(shù)字信號(hào)處理）處理成為可能。理成為可能。（5）在設(shè)計(jì)和仿真兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的）在設(shè)計(jì)和仿真兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的EDA軟件不斷推出，系統(tǒng)級(jí)、行為驗(yàn)證級(jí)硬件描述語(yǔ)言的出軟件不斷推出，系統(tǒng)級(jí)、行為驗(yàn)證級(jí)硬件描述語(yǔ)言的出現(xiàn)使得復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證更加高效?，F(xiàn)使得復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證更加高效。第5頁(yè)/共27頁(yè)（1）采用硬件描述語(yǔ)言（）采用硬件描述語(yǔ)言（HDL）進(jìn)行設(shè)計(jì)）進(jìn)行設(shè)計(jì)（2）邏輯綜合與優(yōu)化）邏輯綜合與優(yōu)化（3）開放性和標(biāo)準(zhǔn)化）開放性和標(biāo)準(zhǔn)化（4）更完備的庫(kù)（

4、）更完備的庫(kù)（Library）第6頁(yè)/共27頁(yè)1.2 Top-down設(shè)計(jì)與設(shè)計(jì)與IP核復(fù)用核復(fù)用1.2.1 Top-down設(shè)計(jì)設(shè)計(jì)1.2.2 Bottom-up設(shè)計(jì)設(shè)計(jì)1.2.3 IP復(fù)用技術(shù)與復(fù)用技術(shù)與SOC第7頁(yè)/共27頁(yè)1.2.1 Top-down設(shè)計(jì)設(shè)計(jì)Top-down的設(shè)的設(shè)計(jì)須經(jīng)過計(jì)須經(jīng)過“設(shè)計(jì)設(shè)計(jì)驗(yàn)證驗(yàn)證修改設(shè)修改設(shè)計(jì)計(jì)再驗(yàn)證再驗(yàn)證”的的過程，不斷反復(fù)過程，不斷反復(fù)，直到結(jié)果能夠，直到結(jié)果能夠?qū)崿F(xiàn)所要求的功實(shí)現(xiàn)所要求的功能，并在速度、能，并在速度、功耗、價(jià)格和可功耗、價(jià)格和可靠性方面實(shí)現(xiàn)較靠性方面實(shí)現(xiàn)較為合理的平衡。為合理的平衡。 第8頁(yè)/共27頁(yè)Bottom-up設(shè)計(jì)，即自

5、底向上的設(shè)計(jì)設(shè)計(jì)，即自底向上的設(shè)計(jì)，由設(shè)計(jì)者調(diào)用設(shè)計(jì)庫(kù)中的元件，由設(shè)計(jì)者調(diào)用設(shè)計(jì)庫(kù)中的元件(如各種如各種門電路、加法器、計(jì)數(shù)器等門電路、加法器、計(jì)數(shù)器等) ，設(shè)計(jì)組合，設(shè)計(jì)組合出滿足自己需要的系統(tǒng)出滿足自己需要的系統(tǒng) 缺點(diǎn)：效率低、易出錯(cuò)缺點(diǎn)：效率低、易出錯(cuò)1.2.2 Bottom-up設(shè)計(jì)設(shè)計(jì)第9頁(yè)/共27頁(yè)IP（Intellectual Property）：原來的含義是）：原來的含義是指知識(shí)產(chǎn)權(quán)、著作權(quán)，在指知識(shí)產(chǎn)權(quán)、著作權(quán)，在IC設(shè)計(jì)領(lǐng)域指實(shí)現(xiàn)設(shè)計(jì)領(lǐng)域指實(shí)現(xiàn)某種功能的設(shè)計(jì)。某種功能的設(shè)計(jì)。IP核（核（IP模塊）：指功能完整，性能指標(biāo)可模塊）：指功能完整，性能指標(biāo)可靠，已驗(yàn)證的、可重用的電

6、路功能模塊?？浚羊?yàn)證的、可重用的電路功能模塊。IP復(fù)用（復(fù)用（IP reuse）1.2.3 IP復(fù)用技術(shù)與復(fù)用技術(shù)與SoC第10頁(yè)/共27頁(yè)軟軟IP-用用VHDL等硬件描述語(yǔ)言描述的功能塊，但等硬件描述語(yǔ)言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。 固固IP-完成了綜合的功能塊。完成了綜合的功能塊。 硬硬IP-供設(shè)計(jì)的最終階段產(chǎn)品：掩膜。供設(shè)計(jì)的最終階段產(chǎn)品：掩膜。 IP核與核與SoC設(shè)計(jì)設(shè)計(jì)第11頁(yè)/共27頁(yè)SoC： SYSTEM on a CHIP第12頁(yè)/共27頁(yè)1.3 數(shù)字設(shè)計(jì)的流程數(shù)字設(shè)計(jì)的流程 基于基于FPGA/CPLD的

7、數(shù)字系統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)流程 第13頁(yè)/共27頁(yè)1. 原理圖輸入原理圖輸入(Schematic diagrams )2、硬件描述語(yǔ)言、硬件描述語(yǔ)言 (HDL文本輸入文本輸入)設(shè)計(jì)輸入設(shè)計(jì)輸入（1）ABEL-HDL（2）AHDL（3）VHDL（4）Verilog HDLIEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn)硬件描述語(yǔ)言與軟件編程語(yǔ)言有本質(zhì)的區(qū)別硬件描述語(yǔ)言與軟件編程語(yǔ)言有本質(zhì)的區(qū)別第14頁(yè)/共27頁(yè)綜合（綜合（Synthesis）將較高層次的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過程將較高層次的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過程行為綜合：從算法表示、行為描述轉(zhuǎn)換到寄存器傳輸級(jí)（行為綜合：從算法表示、行為描述轉(zhuǎn)換到寄

8、存器傳輸級(jí)（RTL）邏輯綜合：邏輯綜合：RTL級(jí)描述轉(zhuǎn)換到邏輯門級(jí)（包括觸發(fā)器）級(jí)描述轉(zhuǎn)換到邏輯門級(jí)（包括觸發(fā)器）版圖綜合或結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖表示，或版圖綜合或結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖表示，或轉(zhuǎn)換到轉(zhuǎn)換到PLD器件的配置網(wǎng)表表示器件的配置網(wǎng)表表示 綜合器是能自動(dòng)實(shí)現(xiàn)上述轉(zhuǎn)換的軟件工具，是能將原理圖綜合器是能自動(dòng)實(shí)現(xiàn)上述轉(zhuǎn)換的軟件工具，是能將原理圖或或HDL語(yǔ)言描述的電路功能轉(zhuǎn)化為具體電路網(wǎng)表的工具語(yǔ)言描述的電路功能轉(zhuǎn)化為具體電路網(wǎng)表的工具第15頁(yè)/共27頁(yè)C、ASM.程序程序CPUCPU指令指令/ /數(shù)據(jù)代碼：數(shù)據(jù)代碼：010010 100010 1100010010 1

9、00010 1100軟件程序編譯器軟件程序編譯器 COMPILER軟件編譯器和硬件綜合器區(qū)別軟件編譯器和硬件綜合器區(qū)別VHDL/VERILOG.程序程序 硬件描述語(yǔ)言硬件描述語(yǔ)言 綜合器綜合器 SYNTHESIZERSYNTHESIZER為為ASICASIC設(shè)計(jì)提供的設(shè)計(jì)提供的 電路網(wǎng)表文件電路網(wǎng)表文件（a）軟件語(yǔ)言設(shè)計(jì)目標(biāo)流程）軟件語(yǔ)言設(shè)計(jì)目標(biāo)流程（b）硬件語(yǔ)言設(shè)計(jì)目標(biāo)流程）硬件語(yǔ)言設(shè)計(jì)目標(biāo)流程第16頁(yè)/共27頁(yè)布局布線布局布線布局布線可理解為將綜合生成的電路邏輯網(wǎng)表映射到布局布線可理解為將綜合生成的電路邏輯網(wǎng)表映射到具體的目標(biāo)器件中實(shí)現(xiàn)，并產(chǎn)生最終的可下載文件的具體的目標(biāo)器件中實(shí)現(xiàn)，并產(chǎn)生

10、最終的可下載文件的過程。布局布線將綜合后的網(wǎng)表文件針對(duì)某一具體的過程。布局布線將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射，把整個(gè)設(shè)計(jì)分為多個(gè)適合器目標(biāo)器件進(jìn)行邏輯映射，把整個(gè)設(shè)計(jì)分為多個(gè)適合器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊，并根據(jù)用戶的設(shè)定件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊，并根據(jù)用戶的設(shè)定在速度和面積之間做出選擇或折中；布局是將已分割在速度和面積之間做出選擇或折中；布局是將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置，并使的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置，并使它們易于連線；布線則是利用器件的布線資源完成各它們易于連線；布線則是利用器件的布線資源完成各功能塊之間和反饋信號(hào)之間的連接

11、。功能塊之間和反饋信號(hào)之間的連接。第17頁(yè)/共27頁(yè)仿真（仿真（Simulation）功能仿真（功能仿真（Function Simulation）時(shí)序仿真（時(shí)序仿真（Timing Simulation）仿真是對(duì)所設(shè)計(jì)電路的功能的驗(yàn)證仿真是對(duì)所設(shè)計(jì)電路的功能的驗(yàn)證第18頁(yè)/共27頁(yè)編程配置編程配置 把適配后生成的編程文件裝入到把適配后生成的編程文件裝入到PLD器件中的過程器件中的過程稱為下載。稱為下載。通常將對(duì)基于通常將對(duì)基于EEPROM工藝的非易失結(jié)構(gòu)工藝的非易失結(jié)構(gòu)PLD器器件的下載稱為編程（件的下載稱為編程（Program），將基于），將基于SRAM工工藝結(jié)構(gòu)的藝結(jié)構(gòu)的PLD器件的下載稱為

12、配置（器件的下載稱為配置（Configure）。）。第19頁(yè)/共27頁(yè)1.4 常用的常用的EDA軟件工具軟件工具集成的集成的 FPGA/CPLDFPGA/CPLD開發(fā)工具開發(fā)工具邏輯綜合器邏輯綜合器仿真工具仿真工具其他設(shè)計(jì)工具其他設(shè)計(jì)工具第20頁(yè)/共27頁(yè)集成的集成的FPGA/CPLD開發(fā)工具開發(fā)工具第21頁(yè)/共27頁(yè)邏輯綜合器（邏輯綜合器（Synthesizer）第22頁(yè)/共27頁(yè)仿真工具（仿真工具（simulation tools）第23頁(yè)/共27頁(yè) 1高性能的高性能的EDA工具將得到進(jìn)一步發(fā)展工具將得到進(jìn)一步發(fā)展u 超大規(guī)模集成電路的集成度和工藝水平不斷提高。超大規(guī)模集成電路的集成度和工

13、藝水平不斷提高。u 市場(chǎng)對(duì)系統(tǒng)的集成度不斷提出更高的要求。市場(chǎng)對(duì)系統(tǒng)的集成度不斷提出更高的要求。u 高性能的高性能的EDAEDA工具，其自動(dòng)化和智能化程度不斷提高，工具，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。u 計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜的計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜的SoCSoC設(shè)計(jì)提設(shè)計(jì)提供了物理基礎(chǔ)。供了物理基礎(chǔ)。第24頁(yè)/共27頁(yè)2EDA技術(shù)將促使技術(shù)將促使ASIC和和FPGA逐步走向逐步走向融合融合 3EDA技術(shù)的應(yīng)用領(lǐng)域?qū)⒃絹碓綇V泛技術(shù)的應(yīng)用領(lǐng)域?qū)⒃絹碓綇V泛 第25頁(yè)/共27頁(yè)1.1 談?wù)勛约簩?duì)談?wù)勛约簩?duì)EDA技術(shù)的認(rèn)識(shí)。技術(shù)的認(rèn)識(shí)。1.2 現(xiàn)代現(xiàn)代EDA技術(shù)的特點(diǎn)有哪些？技術(shù)的特點(diǎn)有哪些？1.3 什么是什么是Top-down設(shè)計(jì)方式？設(shè)計(jì)方式？1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式有哪些？各有什么優(yōu)缺點(diǎn)？數(shù)字系統(tǒng)的實(shí)現(xiàn)方式有哪些？各有什么優(yōu)缺點(diǎn)？1.5 什么是什么是IP復(fù)用技術(shù)，復(fù)用技術(shù)，IP核對(duì)核對(duì)EDA技術(shù)的應(yīng)用和發(fā)展有技術(shù)的應(yīng)用和發(fā)展有什么意義？什么意義？1.6 用硬件描述語(yǔ)言設(shè)計(jì)數(shù)字電路有什么優(yōu)勢(shì)？用硬件描述語(yǔ)言設(shè)計(jì)數(shù)字電路有什么優(yōu)勢(shì)