第7章 系統(tǒng)

1、第7章 輸入和輸出技術(shù)第7章 輸入和輸出技術(shù)7.1 接口技術(shù)概述接口技術(shù)概述 7.2 CPU與外設(shè)之間數(shù)據(jù)傳送方式與外設(shè)之間數(shù)據(jù)傳送方式 7.3 DMA控制器控制器 習(xí)習(xí) 題題 7 第7章 輸入和輸出技術(shù)7.1.1 CPU與外部設(shè)備之間的接口信息與外部設(shè)備之間的接口信息 CPU通過接口通過接口與外外部設(shè)設(shè)備的連接如圖7.1所示，其中既有數(shù)數(shù)據(jù)端口據(jù)端口，又有狀態(tài)端口狀態(tài)端口，還有控制端口控制端口，每一個I/O端口對應(yīng)一個I/O地址地址。從硬件角度看，端口端口可以理解為寄存器理解為寄存器。數(shù)據(jù)端口數(shù)據(jù)端口可以是雙向雙向的，狀態(tài)端口狀態(tài)端口只作輸入輸入操作，控制端口控制端口只作輸出輸出操作。CPU

2、用I/O指令對其直接訪問。在I/O操作中，主要有三類信息：數(shù)據(jù)信息、狀態(tài)信息和控制信息。 7.1 接口技術(shù)概述接口技術(shù)概述 第7章 輸入和輸出技術(shù)數(shù)據(jù)端口狀態(tài)端口控制端口CPU外設(shè)DBABCBI/O接口數(shù)據(jù)信息狀態(tài)信息控制信息圖7.1 簡單的外設(shè)接口 第7章 輸入和輸出技術(shù) 數(shù)據(jù)信息數(shù)據(jù)信息是CPU和I/O設(shè)備交換的基本信息，通常是8位或16位。數(shù)在輸入過程中，數(shù)據(jù)信息一般是由外部設(shè)備通過接口芯片傳遞給系統(tǒng)的。數(shù)據(jù)信息由外設(shè)經(jīng)過外設(shè)和接口之間的數(shù)據(jù)線進(jìn)入接口，再到達(dá)系統(tǒng)的數(shù)據(jù)總線，然后送入CPU。在輸出過程中，數(shù)據(jù)信息從CPU經(jīng)過數(shù)據(jù)總線進(jìn)入接口，再通過外設(shè)和接口之間的數(shù)據(jù)線，到達(dá)外設(shè)。第7章

3、 輸入和輸出技術(shù) 狀態(tài)信息狀態(tài)信息反映了當(dāng)前外設(shè)的工作狀態(tài)外設(shè)的工作狀態(tài)，它是由外設(shè)通過接口送入CPU的。對于輸入設(shè)備輸入設(shè)備來說，用Ready信號來表示待輸入的數(shù)據(jù)是否準(zhǔn)備就緒；對于輸出輸出設(shè)備來說，用Busy信號來表示輸出設(shè)備是否處于空閑狀態(tài)，如空閑，則可接收CPU送來的數(shù)據(jù)信息，否則CPU等待。 控制信息控制信息是CPU通過接口送給外設(shè)送給外設(shè)的。CPU通過發(fā)送控制信息控制外設(shè)的工作控制外設(shè)的工作。外設(shè)種類不同，控制信息也各不相同。接口控制信號一般可分為兩類：總線控制信號和輸入/輸出控制信號?？偩€控制信號包括數(shù)據(jù)線、地址線、IOR、LOW等；輸入/輸出控制信號比較復(fù)雜，一般包括數(shù)據(jù)線、輸

4、入/輸出應(yīng)答信號等。第7章 輸入和輸出技術(shù)7.1.2 輸入輸入/輸出指令及其尋址方式輸出指令及其尋址方式 在微型計(jì)算機(jī)系統(tǒng)中，端口端口的編址編址通常有兩種不同的方式方式，一是I/O端口與存儲器單元統(tǒng)一編址與存儲器單元統(tǒng)一編址；二是I/O端口獨(dú)立編址獨(dú)立編址。 1. I/O端口與存儲器單元統(tǒng)一編址端口與存儲器單元統(tǒng)一編址 所謂I/O端口與存儲器單元統(tǒng)一編址，也稱為存儲器映像(Memory Mapped)I/O方式，既把每個I/O端口都當(dāng)作一個存儲器單元看待，I/O端口與存儲器單元在同一個地址空間中進(jìn)行統(tǒng)一編址。通常，是在整個地址空間中劃分出一小塊連續(xù)的地址分配給I/O端口。被分配給被分配給I/O

5、端口的地址，存儲器不能再使用端口的地址，存儲器不能再使用，如圖7.2所示。第7章 輸入和輸出技術(shù)圖7.2 內(nèi)存映射與I/O映射編址(a) 內(nèi)存映射編址；(b) I/O映射I/O編址 I/O端口NI/O端口2I/O端口1I/O端口0I/O端口NI/O端口2I/O端口1I/O端口0內(nèi)存空間FFFFFH供I/O接口使用000000HI/O空間系統(tǒng)各I/O端口配置地址64 KB(a)內(nèi)存空間FFFFFH00000H1 MBFFFFH0000HI/O空間系統(tǒng)各I/O端口配置地址64 KB(b)第7章 輸入和輸出技術(shù)采用這種編址方式的微處理器有6800、6502、68000等，其優(yōu)點(diǎn)是簡化指令系統(tǒng)的設(shè)計(jì)簡

6、化指令系統(tǒng)的設(shè)計(jì)，同時(shí)I/O控制信號與存儲器的控制控制信號共用信號共用，給應(yīng)用帶來極大的方便，另外由于訪問存儲器的指令種類多、尋址方式多樣化，對訪問外設(shè)帶來了很大的靈活性。對I/O設(shè)備可以使用功能強(qiáng)大的訪問存儲器那樣的指令，如直接對I/O數(shù)據(jù)進(jìn)行運(yùn)算等。統(tǒng)一編址的缺點(diǎn)缺點(diǎn)是外設(shè)占用了一部分內(nèi)存地址空間，減少減少了內(nèi)存內(nèi)存可用的地址范圍，對內(nèi)存容量有潛在的影響。此外，從指令上不易區(qū)分當(dāng)前指令是對內(nèi)存進(jìn)行操作還是對外設(shè)進(jìn)行操作。 第7章 輸入和輸出技術(shù) 2. I/O端口獨(dú)立編址端口獨(dú)立編址 所謂I/O端口獨(dú)立編址(I/O Mapped)，也稱為I/O隔離編址或I/O指令尋址方式，即I/O端口地址區(qū)

7、域和存儲器地址區(qū)域，分別各自獨(dú)立編址。訪問I/O端口使用專門的專門的I/O指令指令，而訪問內(nèi)存則使用MOV指令。CPU在尋址內(nèi)存和外設(shè)時(shí)，使用不同的控制信不同的控制信號號來區(qū)分當(dāng)前是對內(nèi)存操作還是對I/O操作。在單CPU模式時(shí)，當(dāng)前的操作是由IO/信號的電平來區(qū)別的。對于8088CPU系統(tǒng)，當(dāng)IO/為低電平時(shí)，表示當(dāng)前執(zhí)行的是存儲器操作，地址總線上地址是某個存儲單元地址；當(dāng)IO/為高電平時(shí)，表示當(dāng)前執(zhí)行的是I/O操作，地址總線上地址是某個I/O端口的地址。在多CPU模式時(shí)，若訪問存儲器，則使MEMW或MEMR信號有效；而訪問I/O端口時(shí)，則使或信號有效。第7章 輸入和輸出技術(shù) 這種單獨(dú)編址的優(yōu)

8、點(diǎn)優(yōu)點(diǎn)是I/O端口不占用存儲器的地址空間不占用存儲器的地址空間，使用專門的專門的I/O指令指令對端口進(jìn)行訪問，具有I/O指令短指令短、執(zhí)行速執(zhí)行速度快度快、譯碼簡單譯碼簡單的優(yōu)點(diǎn)。缺點(diǎn)是專門的專門的I/O指令功能相對較弱指令功能相對較弱，一般只有傳送功能只有傳送功能，而沒有運(yùn)算沒有運(yùn)算功能。Intel 80 x86 CPU中，I/O端口和存儲器是單獨(dú)編址單獨(dú)編址的，采用專用的輸入/輸出指令訪問端口。 第7章 輸入和輸出技術(shù) 3. 輸入輸入/輸出指令及其尋址輸出指令及其尋址 1) 8086/8088采用的IN和OUT指令 I/O指令可以采用8位(單字節(jié))或16位(雙字節(jié))地址兩種尋址方式。如采用

9、單字節(jié)單字節(jié)作為端口地址端口地址，則最多可以有256個端口(端口地址號從00HFFH)，并且是直接尋址直接尋址(直接端口尋址直接端口尋址)方式，指令格式如下：輸入:INAX，Port；從Port端口輸入16位數(shù)據(jù)到AXINAL，Port；從Port端口輸入8位數(shù)據(jù)到AL輸出:OUTPort，AX；從AX輸出16位數(shù)據(jù)到Port端口OUTPort，AL；從AL輸出 8位數(shù)據(jù)到Port端口這里Port是一個單字節(jié)的8位地址。第7章 輸入和輸出技術(shù) 如用雙字節(jié)雙字節(jié)地址作為端口地址端口地址，則最多可以有64 K個端口(端口地址號從0000HFFFFH)，并且是間接尋址間接尋址方式，即把端端口地址放在

10、口地址放在DX寄存器內(nèi)寄存器內(nèi)(間接端口尋址間接端口尋址)。其指令格式如下：輸入： MOVDX，XXXXH；16位地址INAX，DX；16位傳送或INAL，DX；8位傳送輸出： MOVDX，XXXXHOUTDX，AX；16位傳送或OUTDX，AL；8位傳送這里XXXXH為兩字節(jié)地址信息。第7章 輸入和輸出技術(shù)2) 80286和80386/486還支持I/O端口直接與內(nèi)存之間的數(shù)據(jù)傳送端口直接與內(nèi)存之間的數(shù)據(jù)傳送輸入： MOVDX，PortLESDI，BufferinINSB；8位傳送或INSW；16位傳送輸出： MOVDX，PortLDSSI，BufferoutOUTSB；8位傳送或OUTSW

11、；16位傳送第7章 輸入和輸出技術(shù) 這里的輸入與輸出是直接對內(nèi)存儲器的RAM而言，當(dāng)輸入時(shí)，用ES:DI指向RAM中的目標(biāo)緩沖區(qū)Bufferin；當(dāng)輸出時(shí)，用DS:SI，指向源緩沖區(qū)Bufferout。若在INS或OUTS指令前加上REP重復(fù)前綴時(shí)，則可以實(shí)現(xiàn)I/O端口與RAM上的緩沖區(qū)之間進(jìn)行成批數(shù)據(jù)傳送。 從輸入/輸出指令可以看出，對于PC系列的機(jī)器，I/O端口內(nèi)的數(shù)據(jù)也有8位與16位之分，通常16位數(shù)據(jù)端口地址安置在偶數(shù)地址號上，CPU在一次總線周期內(nèi)就可以存取16位的數(shù)據(jù)。8位數(shù)據(jù)的端口地址可以安置在偶地址號或奇地址號上，偶地址使用數(shù)據(jù)總線D7D0傳送數(shù)據(jù)，奇地址使用數(shù)據(jù)總線D15D8

12、傳送數(shù)據(jù)。表7-l列出8位或16位數(shù)據(jù)端口在奇數(shù)或偶數(shù)端口地址號上，單字節(jié)直接尋址的輸入/輸出指令。第7章 輸入和輸出技術(shù)表表7-1 IBM-PC機(jī)上機(jī)上I/O端口地址配置端口地址配置I/O端口配置地址數(shù)據(jù)總線指令舉例8位偶數(shù)地址D7D0IN AL，20HOUT 20H，AL奇數(shù)地址D15D8IN AL，21HOUT 21H，AL16位偶數(shù)地址D15D0IN AX，20HOUT 20H，AX第7章 輸入和輸出技術(shù)7.1.3 CPU的輸入的輸入/輸出時(shí)序輸出時(shí)序 為了說明CPU的輸入和輸出時(shí)序，下面以8086為例簡要介紹讀寫I/O端口的總線時(shí)序。 1. I/O讀總線周期時(shí)序讀總線周期時(shí)序 一般I

13、/O設(shè)備設(shè)備的工作速度速度較慢慢，所以在I/O總線周期的T3和和T4之間間插入一個等待狀態(tài)等待狀態(tài)Tw，使整個周期由4個T狀態(tài)變?yōu)?個。所以各個信號也都要相應(yīng)地延長或推遲一個時(shí)鐘周期。CPU仍是在T4狀態(tài)的開始采樣數(shù)據(jù)線，由于CPU只用A15A0尋址I/O端口，所以地址總線上沒有A19A16的狀態(tài)。其時(shí)序如圖7.3所示。第7章 輸入和輸出技術(shù)圖7.3 8086 I/O讀寫時(shí)序CLKA19 / S6 A16 / S3AD15 AD0ALEREADY2S0SDENRDT/8288產(chǎn)生)AIOWC ,IORC( 讀寫命令T1T2T3TWT4狀態(tài)信息A19 A16S6 S3A15 A0D15 D0寫讀

14、WAITREADY111S S S012第7章 輸入和輸出技術(shù) 2. I/O寫總線周期時(shí)序?qū)懣偩€周期時(shí)序 I/O寫總線周期的時(shí)序與I/O讀相比，除()信號換成了()信號外，數(shù)據(jù)信號也提前產(chǎn)生，但仍必須保持到T4狀態(tài)的上升沿之后，以便I/O端口在T4為低電平的某個時(shí)刻寫入數(shù)據(jù)。第7章 輸入和輸出技術(shù)7.1.4 常用外圍接口芯片常用外圍接口芯片1. 三態(tài)緩沖器三態(tài)緩沖器74LS244 (無鎖存功能，用于輸入無鎖存功能，用于輸入)外設(shè)輸入的數(shù)據(jù)和狀態(tài)信號，通過數(shù)據(jù)輸入三態(tài)緩沖器經(jīng)數(shù)據(jù)總線傳送給微處理器。74LS244芯片的8位三態(tài)總線驅(qū)動器如圖7.4所示。第7章 輸入和輸出技術(shù)圖7.4 74LS24

15、4結(jié)構(gòu)及引腳 VCC2G 1Y12A41Y22A3 1Y32A2 1Y42A11G 1A12Y41A22Y31A3 2Y31A4 2Y1GND1234567891020 19 18 17 16 15 14 13 12 11(a) 邏輯電路(b) 引腳圖1A11A21A31A42A12A22A32A41Y11Y21Y31Y42Y12Y22Y32Y41G2G11第7章 輸入和輸出技術(shù)8個數(shù)據(jù)輸出端1Yl1Y4、 2Y12Y4與微型計(jì)算機(jī)的數(shù)據(jù)總線相連，8 個數(shù)據(jù)輸入端 1A11A4、 2A12A4 與外設(shè)相連。 加到輸出允許G1和G2的負(fù)脈沖將數(shù)據(jù)從數(shù)據(jù)輸入端送至數(shù)據(jù)輸出端。 當(dāng) G1為低電平時(shí)，

16、 1Y11Y4 的電平與 1A11A4 的電平相同， 即輸出反映輸入電平的高低； 同樣，當(dāng) G2為低電平時(shí)，2Y12Y4 的電平與 2A12A4 的電平相同。而當(dāng)G1(或 G2)為高電平時(shí)，輸出 1Y11Y4(或 2Y12Y4)為高阻態(tài)。經(jīng)74LS244 緩沖后，輸入信號被驅(qū)動，輸出信號的驅(qū)動能力加大。 74LS244 主要用于三態(tài)輸出的存儲地址驅(qū)動器、 時(shí)鐘驅(qū)動器和總線定向接收發(fā)器等。執(zhí)行 IN 指令時(shí)，微處理器發(fā)出讀寄存器信號，該信號通常是端口地址和 I/O 讀信號IOR 相負(fù)與產(chǎn)生的。將讀寄存器信號接至74LS244 的輸出允許端，IN 指令就把三態(tài)緩沖器 74LS244 數(shù)據(jù)輸入端的數(shù)

17、據(jù)，經(jīng)數(shù)據(jù)總線輸入累加器 AL 中。74LS244 可以用作無條件傳送的輸入接口電路。 第7章 輸入和輸出技術(shù)2. 數(shù)據(jù)收發(fā)器數(shù)據(jù)收發(fā)器74LS24574LS245是一種三態(tài)輸出的8總線收發(fā)器，其邏輯電路和引腳如圖7.5所示。該收發(fā)器有16個雙向雙向傳送的數(shù)據(jù)端，即A1A8，B1B8，另有兩個控制端使能端使能端和方向控方向控制端制端DIR，該芯片的功能見表7-2。74LS245通常用于數(shù)據(jù)的雙向傳送、緩沖和驅(qū)動。 第7章 輸入和輸出技術(shù)表表7-2 74LS245的真值表的真值表 使能端 G 方向控制端 DIR 傳送方向 0 0 BA 0 1 AB 1 X 隔開 第7章 輸入和輸出技術(shù)圖7.5

18、74LS245結(jié)構(gòu)及引腳12345678910201918175678910VCCB1GB2B3B4B5B6B7B8使能DIR A1A2A3A4A5A6A7A8GND(a) 邏輯電路(b) 引腳圖A1A2A3A4A5A6A7A8B1B2B3B4B5B6B7B8GDIR第7章 輸入和輸出技術(shù)3. 輸出寄存器輸出寄存器(74LS273)數(shù)據(jù)輸出寄存器用來寄存微處理器送出的數(shù)據(jù)和命令寄存微處理器送出的數(shù)據(jù)和命令。數(shù)據(jù)輸出接口通常是用具有信息存儲能力的雙穩(wěn)態(tài)觸發(fā)器來實(shí)現(xiàn)的。最簡單的輸出接口可用D觸發(fā)器構(gòu)成。8D觸發(fā)器74LS273如圖7.6所示。8個數(shù)據(jù)輸入端D0D7與微型計(jì)算機(jī)的數(shù)據(jù)總線相連，8個數(shù)

19、據(jù)輸出端Q0Q7與外設(shè)相連。 第7章 輸入和輸出技術(shù)加到74LS273時(shí)鐘端CLK的脈沖信號的上升沿上升沿將出現(xiàn)在D0D7上的數(shù)據(jù)寫入數(shù)據(jù)寫入該觸發(fā)器寄存觸發(fā)器寄存。該觸發(fā)器寄存的數(shù)據(jù)可由CLR上的脈沖的下降沿清除下降沿清除。該觸發(fā)器寄存數(shù)據(jù)的過程是微處理器執(zhí)行OUT指令指令完成的。執(zhí)行OUT指令時(shí)，微處理器發(fā)出寫寄存器信號，該信號通常是端口地址和I/O寫信號IOW相負(fù)與產(chǎn)生的。將寫寄存器信號接至74LS273的CLK端。OUT指令就把累加器AL中的數(shù)據(jù)通過數(shù)據(jù)總線送至該觸發(fā)器寄存。74LS273可以用作無條件傳送的輸出接口電路。 第7章 輸入和輸出技術(shù)圖7.6 74LS273引腳及其真值表G

20、ND1510Q3D3D2Q2Q1D1D0Q0VCC201511Q7D7D6Q6Q5D5D4Q4CPs CPDiQi0 xx01 111 00真值表第7章 輸入和輸出技術(shù)4. 鎖存器鎖存器74LS373鎖存器是由三態(tài)緩沖器三態(tài)緩沖器和寄存器寄存器組成的。數(shù)據(jù)進(jìn)入寄存器寄存后并不立即從寄存器輸出，要經(jīng)過三態(tài)緩沖才能輸出。鎖存器既可以作數(shù)據(jù)輸入輸入寄存器，又可以作數(shù)據(jù)輸輸出出寄存器。74LS273的數(shù)據(jù)鎖存輸出端Q是通過一個一般的門(二態(tài)門)輸出的。也就是說，只要74LS273正常工作，其Q端總有一個確定的邏輯狀態(tài)(0或1)輸出。因此，74LS273無法直接用作輸入接口，即它的Q端絕對不允許直接與系

21、統(tǒng)的數(shù)據(jù)總線相連接。74LS373是一種8D鎖存器，具有三態(tài)驅(qū)動輸出，其引線圖和真值表如圖7.7所示。第7章 輸入和輸出技術(shù)圖7.7 74LS373結(jié)構(gòu)及引腳 (a) 邏輯電路(b) 引腳圖1DGQ(1)(3)輸出控制OE1DDGQ(4)2DDGQ(7)3DDGQ(8)4DDGQ(13)5DDGQ(14)6DDGQ(17)7DDGQ(18)8D1使能G(11)(19)8Q(16)7Q(15)6Q(12)5Q(9)4Q(6)3Q(5)2Q(2)1Q1D2D3D4D5D6D7D8D1Q2Q3Q4Q5Q6Q7Q8QGOE第7章 輸入和輸出技術(shù)從引線上可以看出，它比 74LS273 多了一個輸出允許端

22、OE。只有當(dāng)OE=0 時(shí)，74LS374 的輸出三態(tài)門才導(dǎo)通。OE=1 時(shí)，則呈高阻狀態(tài)。使能端 G 有效時(shí)，將 D 端數(shù)據(jù)打入鎖存器中 D 門，當(dāng)輸出允許端OE有效時(shí)， 將鎖存器中鎖存的數(shù)據(jù)送到輸出端 Q。 其功能如表 7-3 所示。 第7章 輸入和輸出技術(shù)表表7-3 74LS373的真值表的真值表使能 G 輸出允許 OE 輸入 輸出 Q 1 0 0 0 1 0 1 1 0 0 X Q0 X 1 X 高阻抗 第7章 輸入和輸出技術(shù)當(dāng)使能端 G 為高電平， 同時(shí)輸出允許端OE為低電平時(shí)， 輸出Q=輸入 D；當(dāng)使能端 G 為低電平，同時(shí)輸出允許端OE為低電平時(shí)，輸出 Q=Q0(原狀態(tài)，即使能端

23、G 由高電平變?yōu)榈碗娖角埃３州敵龆?Q 的狀態(tài)鎖存)；當(dāng)輸出允許端OE為高電平時(shí)， 不論使能端G為何值， 輸出端Q總為高阻態(tài)。 74LS373鎖存器主要用于鎖存地址信息、數(shù)據(jù)信息以及 DMA 頁面地址信息等。 第7章 輸入和輸出技術(shù)7.2 CPU與外設(shè)之間數(shù)據(jù)傳送方式與外設(shè)之間數(shù)據(jù)傳送方式7.2.1 程序控制方式程序控制方式 1. 無條件傳送無條件傳送 無條件傳送是一種最簡單的輸入/輸出控制方法，一般用于控制CPU與低速低速I/O接口之間接口之間的信息交換，例如，開關(guān)、繼電器和速度、溫度、壓力、流量等變送器(即A/D轉(zhuǎn)換器)。由于這些信號變化很緩慢，當(dāng)需要采集這些數(shù)據(jù)時(shí)，外部設(shè)備已經(jīng)把數(shù)據(jù)準(zhǔn)

24、備就緒準(zhǔn)備就緒，無需檢查端口的狀態(tài)無需檢查端口的狀態(tài)，就可以立即采集數(shù)據(jù)。數(shù)據(jù)保持時(shí)間相對于CPU的處理時(shí)間長得多。因此，輸入的數(shù)據(jù)就用不不著加鎖存器加鎖存器而直接用三態(tài)緩沖器與系統(tǒng)總線連接三態(tài)緩沖器與系統(tǒng)總線連接。第7章 輸入和輸出技術(shù) 實(shí)現(xiàn)實(shí)現(xiàn)無條件輸入的方法是：在程序的適當(dāng)位置適當(dāng)位置直接安排IN輸入指令輸入指令，當(dāng)程序執(zhí)行到這些指令時(shí)，外部設(shè)備的數(shù)據(jù)早已準(zhǔn)備就緒，可以在執(zhí)行當(dāng)前指令時(shí)間內(nèi)完成接受數(shù)據(jù)的全部過程。若外部設(shè)備是輸出設(shè)備輸出設(shè)備(例如LED顯示器)，一般要求接口有鎖要求接口有鎖存能力存能力，也就是要求CPU送給外部設(shè)備的數(shù)據(jù)，應(yīng)該在輸出設(shè)備接口電路中保持一段時(shí)間，這個時(shí)間的長

25、短應(yīng)該和外部設(shè)備的接受動作時(shí)間相適應(yīng)。實(shí)現(xiàn)無條件輸出的方法是在程序的適當(dāng)位置安排OUT輸出指令，當(dāng)程序執(zhí)行到這些指令時(shí)，就將輸出給外部設(shè)備的數(shù)據(jù)存入鎖存器。第7章 輸入和輸出技術(shù) 無條件傳送方式的工作過程：輸入時(shí)，外界將數(shù)據(jù)送到緩沖器輸入端(外界可以是開關(guān)、A/D轉(zhuǎn)換器等)，當(dāng)CPU執(zhí)行IN AL，07H指令時(shí)，CPU首先向地址譯碼器送來啟動信號，并把端口地址07H送到74LS138譯碼器輸入端，譯碼器的作用是把端口地址轉(zhuǎn)變?yōu)槭蛊淠骋桓敵鼍€為有效低電平。例如，當(dāng)端口地址為07H時(shí)，則使譯碼器的Y7為低電平。然后CPU送出IOR低電平信號，使三態(tài)緩沖器的控制端為有效電平(選此三態(tài)緩沖器)。將外

26、部設(shè)備送來的數(shù)據(jù)送到數(shù)據(jù)總線上，并將數(shù)據(jù)打入CPU內(nèi)部的通用寄存器AL中。因?yàn)?，CPU執(zhí)行一次數(shù)據(jù)讀入讀入，對于8088來說一般只需要微秒級微秒級時(shí)間，而外界數(shù)據(jù)在緩沖器輸入端保持的時(shí)間在緩沖器輸入端保持的時(shí)間，可達(dá)秒級或幾十毫秒秒級或幾十毫秒，因此，輸入數(shù)據(jù)不必鎖存輸入數(shù)據(jù)不必鎖存。第7章 輸入和輸出技術(shù) 而且，CPU執(zhí)行IN AL，07H指令時(shí)，要讀入的數(shù)據(jù)早已送入緩沖器的輸入端，所以可以立即讀入，無需查詢數(shù)據(jù)是否已準(zhǔn)備就緒。假設(shè)端口號07H也是另一接口電路輸出鎖存器的入口地址，鎖存器從數(shù)據(jù)總線接收數(shù)據(jù)，當(dāng)出現(xiàn)由或門U1輸出的觸發(fā)鎖存器的觸發(fā)脈沖時(shí)，就將它的輸出數(shù)據(jù)鎖存入鎖存器，并通過其輸

27、出端送給外部設(shè)備。所以，當(dāng)需要向07H號端口輸出數(shù)據(jù)時(shí)，可在程序中插入一條輸出指令OUT 07H，AL。當(dāng)CPU執(zhí)行這條指令時(shí)，它把AL的內(nèi)容送上數(shù)據(jù)總線，并把端口地址07H和啟動信號送入譯碼器。譯碼器譯碼后使Y7為有效低電平，同時(shí)LOW也為有效低電平(此時(shí)IOR為高電平)，由或門U1輸出觸發(fā)脈沖時(shí)，就將數(shù)據(jù)總線上的數(shù)據(jù)存入鎖存器，CPU執(zhí)行OUT 07H，AL指令時(shí)，AL中的數(shù)據(jù)在數(shù)據(jù)總線上停留的時(shí)間也只有微秒級，所以，輸出數(shù)據(jù)必須通過存器鎖存輸出數(shù)據(jù)必須通過存器鎖存。第7章 輸入和輸出技術(shù)也就是要求輸出的數(shù)據(jù)，應(yīng)該在輸出接口電路的輸出端保持一要求輸出的數(shù)據(jù)，應(yīng)該在輸出接口電路的輸出端保持一

28、段時(shí)間段時(shí)間，這個時(shí)間的長短，應(yīng)該和外部接受設(shè)備的動作時(shí)間相和外部接受設(shè)備的動作時(shí)間相適應(yīng)適應(yīng)。當(dāng)CPU再次執(zhí)行OUT 07H，AL指令時(shí)，AL中新的數(shù)據(jù)會取代原鎖存器中的內(nèi)容。無條件傳送方式的接口電路和控制程序都比較簡單。 需要注意的是，輸入時(shí)，當(dāng)CPU執(zhí)行IN指令時(shí)，要確保輸入的數(shù)據(jù)已經(jīng)準(zhǔn)備好，否則，就可能讀入不正確的數(shù)據(jù)；在輸出時(shí)，當(dāng)CPU執(zhí)行OUT指令時(shí)，需確保外部設(shè)備已將上次送來的數(shù)據(jù)取走，它就可以接收新的數(shù)據(jù)了，否則，會發(fā)生數(shù)據(jù)“沖突”。無條件傳送控制方式，一般用于定時(shí)已知或數(shù)據(jù)變化十分緩慢的外部設(shè)備。第7章 輸入和輸出技術(shù) 2. 有條件傳送有條件傳送 有條件傳送方式又稱為程序查詢

29、方式程序查詢方式。這種傳送方式在接口電路中，除具有數(shù)據(jù)緩沖器數(shù)據(jù)緩沖器或數(shù)據(jù)鎖存器數(shù)據(jù)鎖存器外，還應(yīng)具有外設(shè)外設(shè)狀態(tài)標(biāo)志位狀態(tài)標(biāo)志位，用來反映外部設(shè)備數(shù)據(jù)的情況。比如，在輸入輸入時(shí)，若數(shù)據(jù)已準(zhǔn)備好，則將該標(biāo)志位置位標(biāo)志位置位；輸出輸出時(shí)，若數(shù)據(jù)已空(數(shù)據(jù)已被取走)，則將標(biāo)志位置位標(biāo)志位置位。在接口電路中，狀態(tài)寄存器也占用端口地址號。使用有條件傳送方式控制數(shù)據(jù)的輸入/輸出，通常要按圖7.8的流程進(jìn)行。即首先讀讀入設(shè)備狀態(tài)標(biāo)志狀態(tài)標(biāo)志信息，再根據(jù)所讀入的狀態(tài)信息進(jìn)行判斷判斷，若設(shè)備未準(zhǔn)備就緒，則程序轉(zhuǎn)移去執(zhí)行某種操作，或循環(huán)回去重新執(zhí)行讀入設(shè)備狀態(tài)信息；若設(shè)備準(zhǔn)備好，則執(zhí)行完成數(shù)據(jù)傳送的I/O指令

30、。數(shù)據(jù)傳送結(jié)束后，CPU轉(zhuǎn)去執(zhí)行其他任務(wù)，剛才所操縱的設(shè)備脫離CPU控制。第7章 輸入和輸出技術(shù)圖7.8 條件傳送示意圖讀入設(shè)備狀態(tài)準(zhǔn)備好？傳送數(shù)據(jù)NY第7章 輸入和輸出技術(shù) 有條件傳送的優(yōu)點(diǎn)優(yōu)點(diǎn)是：能較好地協(xié)調(diào)外設(shè)與協(xié)調(diào)外設(shè)與CPU之間的定之間的定時(shí)關(guān)系時(shí)關(guān)系；缺點(diǎn)缺點(diǎn)是：CPU需要不斷查詢不斷查詢標(biāo)志位的狀態(tài)，這將占用占用CPU較多的時(shí)間時(shí)間，尤其是與中速或慢速的外部設(shè)備交換信息時(shí)，CPU真正花費(fèi)在傳送數(shù)據(jù)上的時(shí)間極少，絕大部分時(shí)間都消耗在查詢上。為克服克服這一缺點(diǎn)，可以采用中斷控制方式中斷控制方式。第7章 輸入和輸出技術(shù)7.2.2 中斷控制方式中斷控制方式 有條件有條件傳送的缺點(diǎn)缺點(diǎn)除了

31、占用占用CPU較多較多的工作時(shí)間時(shí)間外，還難以滿足實(shí)時(shí)實(shí)時(shí)控制系統(tǒng)對I/O工作的要求。因?yàn)樵诓樵兎绞街?，CPU處于主動地位，而外設(shè)接口處于消極被查詢的被動地位。而在一般實(shí)時(shí)控制系統(tǒng)中，外設(shè)要求CPU為它服務(wù)是隨機(jī)的，而且支持系統(tǒng)的外設(shè)往往有幾個甚至幾十個，若采用查詢方式工作，很難實(shí)現(xiàn)系統(tǒng)中每一個外設(shè)都工作在最佳工作狀態(tài)。所謂工作在最佳狀態(tài)，是指一旦某個外設(shè)請求CPU為它服務(wù)時(shí)，CPU應(yīng)該以最快的速度響應(yīng)其請求。這就要求系統(tǒng)中的外設(shè)，具有主動申請CPU為其服務(wù)的權(quán)利。第7章 輸入和輸出技術(shù)比如，當(dāng)某個A/D轉(zhuǎn)換器的模擬量已轉(zhuǎn)換為數(shù)字量后，這時(shí)它就可以立刻向CPU發(fā)出中斷請求，CPU暫時(shí)中止處理當(dāng)

32、前的事務(wù)，而轉(zhuǎn)去執(zhí)行優(yōu)先的中斷服務(wù)程序，輸入A/D轉(zhuǎn)換器的數(shù)字量數(shù)據(jù)。微型計(jì)算機(jī)都具有中斷控制的能力，8086/8088CPU的中斷結(jié)構(gòu)靈活，功能很強(qiáng)。所以，微機(jī)系統(tǒng)采用中斷控制I/O方式是很方便的。CPU執(zhí)行完每一條指令后，都會去查詢外部是否有中斷請求，若有，就暫停執(zhí)行現(xiàn)行的程序，轉(zhuǎn)去執(zhí)行中斷服務(wù)程序，完成傳送數(shù)據(jù)的任務(wù)。當(dāng)然，在一個具有多個外設(shè)的系統(tǒng)中，在同一時(shí)刻就往往不止一個外設(shè)提出中斷請求，這就引入了所謂中斷優(yōu)先權(quán)管理和中斷嵌套等問題(有關(guān)中斷的詳細(xì)討論參見第8章)。第7章 輸入和輸出技術(shù)7.2.3 直接存儲器存取直接存儲器存取(DMA)控制方式控制方式 采用中斷方式中斷方式，信息的傳

33、送是依靠靠CPU執(zhí)行中斷服務(wù)程序執(zhí)行中斷服務(wù)程序來完成的，所以，每進(jìn)行一次一次I/O操作操作，都需要要CPU暫停執(zhí)行暫停執(zhí)行當(dāng)前程序當(dāng)前程序，把控制轉(zhuǎn)移到優(yōu)先權(quán)最高的I/O程序。在中斷服務(wù)程序中，需要有保護(hù)現(xiàn)場保護(hù)現(xiàn)場和恢復(fù)現(xiàn)場恢復(fù)現(xiàn)場的操作，而且I/O操作都是通過CPU來進(jìn)行的。當(dāng)從存儲器輸出數(shù)據(jù)時(shí)，首先需要CPU執(zhí)行傳送指令，將存儲器中的數(shù)據(jù)，讀入CPU中的通用寄存器AL(對于字節(jié)數(shù)據(jù))或AX(對于字?jǐn)?shù)據(jù))，然后，執(zhí)行OUT指令，把數(shù)據(jù)由通用寄存器AL或AX傳送到I/O端口；當(dāng)從I/O端口向存儲器存入數(shù)據(jù)時(shí)，過程正相反。第7章 輸入和輸出技術(shù) CPU執(zhí)行IN指令時(shí)，將I/O端口數(shù)據(jù)讀入通用

34、寄存器AL或AX，然后CPU執(zhí)行傳送指令，將AL或AX的內(nèi)容存入存儲器單元。這樣，每次I/O操作都需要幾十甚至幾百微秒，對于一些高速外設(shè)，如高速磁盤高速磁盤控制器或高速數(shù)據(jù)采集系統(tǒng)高速數(shù)據(jù)采集系統(tǒng)，中斷控制方式往中斷控制方式往往滿足不了它們的需要往滿足不了它們的需要。 為此，提出了數(shù)據(jù)在I/O接口與存儲器接口與存儲器之間的傳送，不經(jīng)不經(jīng)CPU的干預(yù)，而是在專用硬件電路的控制下直接傳送。這種方法稱為直接存儲器存取直接存儲器存取(Direct Memory Access，縮寫為DMA)。為實(shí)現(xiàn)這種工作方式而設(shè)計(jì)的專用接口電路，稱為DMA控制控制器器(DMAC)。例如，Intel公司的8257、82

35、37，Zilog公司的Z 8410(Z80 DMAC)，Motorola公司的MC6844等，都是能實(shí)現(xiàn)DMA方式的可編程DMAC芯片。第7章 輸入和輸出技術(shù) 用DMA方式傳送數(shù)據(jù)時(shí)，在存儲器存儲器和外部設(shè)備外部設(shè)備之間，直接開辟高速開辟高速的數(shù)據(jù)傳送通路數(shù)據(jù)傳送通路。數(shù)據(jù)傳送過程不要不要CPU介入介入，只用一個總線周期一個總線周期，就能完成存儲器和外部設(shè)備之間的數(shù)據(jù)傳送。因此，數(shù)據(jù)傳送速度僅受存儲器的存取速度和外部設(shè)備傳輸特性的限制。第7章 輸入和輸出技術(shù) DMA的工作過程大致如下： (1) 當(dāng)外設(shè)準(zhǔn)備好外設(shè)準(zhǔn)備好，可以進(jìn)行DMA傳送時(shí)，外設(shè)向向DMA控控制器發(fā)出制器發(fā)出DMA傳送請求信傳送

36、請求信號(DRQ)。 (2) DMA控制器控制器收到請求后，向向CPU發(fā)出發(fā)出“總線請求總線請求”信信號號HOLD，申請占用總線申請占用總線。 (3) CPU在完成當(dāng)前總線周期后會立即對HOLD信號進(jìn)行響響應(yīng)應(yīng)。響應(yīng)包括兩個方面，一是CPU將數(shù)據(jù)總線、地址總線和相應(yīng)的控制信號線均置為高阻態(tài)，由此放棄對總線的控制權(quán)放棄對總線的控制權(quán)。另一方面，CPU向向DMA控制器發(fā)控制器發(fā)出“總線響應(yīng)總線響應(yīng)”信號(HLDA)。 第7章 輸入和輸出技術(shù) (4) DMA控制器控制器收到HLDA信號后，就開始控制總線，并向向外設(shè)發(fā)出外設(shè)發(fā)出DMA響應(yīng)信號響應(yīng)信號DACK。 (5) DMA控制器控制器送出地址信號地

37、址信號和相應(yīng)的控制信號控制信號，實(shí)現(xiàn)外設(shè)與內(nèi)存或內(nèi)存與內(nèi)存之間的直接數(shù)據(jù)傳送。例如，在地址總線上發(fā)出存儲器的地址，向存儲器發(fā)出寫信號MEMW，同時(shí)向外設(shè)發(fā)出I/O地址、IOR和AEN信號，即可從外設(shè)向內(nèi)存?zhèn)魉鸵粋€字節(jié)。 (6) DMA控制器控制器自動修改地址和字節(jié)計(jì)數(shù)器修改地址和字節(jié)計(jì)數(shù)器，并據(jù)此判斷是否需要重復(fù)傳送操作。規(guī)定的數(shù)據(jù)傳送完后，DMA控制器就撤消發(fā)往CPU的HOLD信號。CPU檢測到HOLD失效后，緊接著撤消HLDA信號，并在下一時(shí)鐘周期重新開始控制總線時(shí)，繼續(xù)執(zhí)行原來的程序。第7章 輸入和輸出技術(shù) DMA方式在傳送路徑和程序控制下數(shù)據(jù)傳送的途徑不同不同。程程序控制下數(shù)據(jù)傳送的途

38、徑必須經(jīng)過序控制下數(shù)據(jù)傳送的途徑必須經(jīng)過CPU，而采用，而采用DMA方式傳送方式傳送數(shù)據(jù)不需要經(jīng)過數(shù)據(jù)不需要經(jīng)過CPU。另外，程序控制下數(shù)據(jù)傳送的源地址、目源地址、目的地址是由的地址是由CPU提供的提供的，地址的修改和數(shù)據(jù)塊長的控制地址的修改和數(shù)據(jù)塊長的控制也必須由CPU承擔(dān)，數(shù)據(jù)傳送的控制信號數(shù)據(jù)傳送的控制信號也是由CPU發(fā)出的。而DMA方式傳送數(shù)據(jù)，則由DMA控制器控制器提供源地址和目的地址，而且修改地址、控制傳送操作的結(jié)束和發(fā)出傳送控制信號也都由DMAC承擔(dān)，即DMA傳送數(shù)據(jù)方式是一種由硬件代替軟件的方法，因而提高了數(shù)據(jù)傳送的速度，縮短了數(shù)據(jù)傳送的響應(yīng)時(shí)間。因?yàn)镈MA方方式控制數(shù)據(jù)傳送不

39、需要式控制數(shù)據(jù)傳送不需要CPU介入介入，即不利用CPU內(nèi)部寄存器，因此，DMA方式不像中斷方式控制下的數(shù)據(jù)傳送，需要等一條指令執(zhí)行結(jié)束才能進(jìn)行中斷響應(yīng)，只要執(zhí)行指令的某個機(jī)器周期結(jié)束，就可以響應(yīng)DMA請求。第7章 輸入和輸出技術(shù) 另外，DMA既然不利用CPU內(nèi)部設(shè)備來控制數(shù)據(jù)傳送，因此，響應(yīng)DMA請求，進(jìn)入DMA方式時(shí)就不必保護(hù)不必保護(hù)CPU的現(xiàn)場的現(xiàn)場。采用中斷控制的數(shù)據(jù)傳送，進(jìn)入中斷服務(wù)(傳送數(shù)據(jù))之前，必須保護(hù)現(xiàn)場狀態(tài)，這會大大延遲響應(yīng)時(shí)間。因此，采用DMA控制數(shù)據(jù)傳送的另一個優(yōu)點(diǎn)是，縮短數(shù)據(jù)傳送的響應(yīng)時(shí)間。所以，一般要求響應(yīng)時(shí)間在微秒以下的場合，通常采用DMA方式。當(dāng)然用DMA控制傳送

40、也存在一些問題問題，因?yàn)椴捎眠@種方式傳送數(shù)據(jù)時(shí)，DMAC取代CPU控制了系統(tǒng)總線，即CPU要把對總線的要把對總線的控制權(quán)讓給控制權(quán)讓給DMAC。所以，當(dāng)DMA控制總線時(shí)，CPU不能讀取指令。另外，若系統(tǒng)使用的是動態(tài)存儲器，而且是由CPU負(fù)責(zé)管理動態(tài)存儲器的刷新，則在DMA操作期間，存儲器的刷新將存儲器的刷新將會停止會停止。而且，當(dāng)DMAC占用總線時(shí)，CPU不不能去檢測和響應(yīng)來自系統(tǒng)中其他設(shè)備的中斷請求中斷請求。第7章 輸入和輸出技術(shù) DMA傳送傳送也存在以下兩個額外開銷額外開銷源：第一個額外開銷是總線訪問時(shí)間總線訪問時(shí)間，由于DMAC要同CPU和其他可能的總線主控設(shè)備爭用對系統(tǒng)總線的控制權(quán)，因

41、此，必須有一些規(guī)則來解決爭用總線控制權(quán)的問題，這些規(guī)則一般是用硬件實(shí)現(xiàn)排隊(duì)的，但是排隊(duì)過程也要花費(fèi)時(shí)間；第二個額外開銷是對DMAC的初始的初始化化，一般情況下，CPU要對DMAC寫入一些控制字，因此，DMAC的初始化建立，比程序控制數(shù)據(jù)傳送的初始化，可能要花費(fèi)較多時(shí)間。所以，對于數(shù)據(jù)塊很短數(shù)據(jù)塊很短或要頻繁地對DMAC重新編程初始化的情況下，可能就不宜采用不宜采用DMA傳送方式。此外，DMA控制數(shù)據(jù)傳送是用硬件控制代替CPU執(zhí)行程序來實(shí)現(xiàn)的。所以它必然會增加硬件的投資，提高系統(tǒng)的成本。因此，只要CPU來得及處理數(shù)據(jù)傳送，就不必采用DMA方式。DMA主要適用以下幾種場合場合:第7章 輸入和輸出技

42、術(shù) (1) 硬盤和軟盤I/O?？梢允褂肈MAC作磁盤存儲介質(zhì)與半導(dǎo)體主存儲器之間傳送數(shù)據(jù)的接口。這種場合需要將磁盤中的大大量數(shù)據(jù)量數(shù)據(jù)(如磁盤操作系統(tǒng)等)快速地裝入內(nèi)部存儲器。 (2) 快速通信通道I/O。例如，光導(dǎo)纖維通信鏈路，DMAC可以用來作為計(jì)算機(jī)系統(tǒng)和快速通信通道之間的接口，可作為同步通信數(shù)據(jù)的發(fā)送和接收，以便提高響應(yīng)時(shí)間，支持較高的數(shù)據(jù)傳輸速率，并使CPU脫出來做其他工作。第7章 輸入和輸出技術(shù) (3) 多處理機(jī)和多程序數(shù)據(jù)塊傳送。對于多處理機(jī)結(jié)構(gòu)，通過DMAC控制數(shù)據(jù)傳送，可以較容易地實(shí)現(xiàn)專用存儲器和公用存儲器之間的數(shù)據(jù)傳送，對多任務(wù)應(yīng)用、頁式調(diào)度和任務(wù)調(diào)度都需要傳送大量的數(shù)據(jù)。

43、因此，采用DMA方式可以提高數(shù)據(jù)傳輸速度。 (4) 掃描操作。在圖像處理中，對CRT屏幕送數(shù)據(jù)，也可以采用DMA方式。 第7章 輸入和輸出技術(shù) (5) 快速數(shù)據(jù)采集。當(dāng)要采集的數(shù)據(jù)量很大，而且數(shù)據(jù)是以密集突發(fā)的形式出現(xiàn)，例如，對波形的采集，此時(shí)采用DMA方式可能是最好的方法，它能滿足響應(yīng)時(shí)間和數(shù)據(jù)傳輸速率的要求。 (6) 在PC/XT機(jī)中還采用DMA方式進(jìn)行DRAM的刷新操作。DMA工作過程波形如圖7.9所示。第7章 輸入和輸出技術(shù)圖7.9 DMA工作波形選通脈沖READYHOLDHLDADMA 響應(yīng)地址數(shù)據(jù)存儲器寫命令第7章 輸入和輸出技術(shù)7.2.4 I/O處理機(jī)方式處理機(jī)方式 8089是專

44、門用來處理輸入/輸出的協(xié)處理器。它共有52條指令、lMB尋址能力和兩個獨(dú)立的DMA通道。當(dāng)8086/8088加上8089組成系統(tǒng)后，8089能代替8086/8088，以通道控制方式管理各種I/O設(shè)備。以通道控制方式管理I/O設(shè)備，目前只有在大中型計(jì)算機(jī)中才普遍使用，因此，8089為微機(jī)的輸入/輸出系統(tǒng)設(shè)計(jì)帶來換代性的變化。一般情況下，通過接口電路控制I/O外設(shè)，必須依靠CPU的支持，對于非DMA方式，從外部設(shè)備每讀入一個字節(jié)或發(fā)送給外部設(shè)備一個字節(jié)，都必須由CPU執(zhí)行指令來完成。雖然高速設(shè)備可以用DMA傳送數(shù)據(jù)，但仍然需要CPU對DMAC進(jìn)行初始化，啟動DMA操作，以及完成每次DMA操作之后都

45、要檢查傳送的狀態(tài)。第7章 輸入和輸出技術(shù) 對I/O數(shù)據(jù)的處理，如對數(shù)據(jù)的變換、拆、裝、檢查等，更加需要CPU支持，CPU控制I/O如圖7.10(a)所示。從圖中不難看出，普通I/O接口，不管是DMA方式還是非DMA方式，在I/O傳送過程都要占去CPU的開銷。8089是一個智能控制器，它可以取出和執(zhí)行指令，除了控制數(shù)據(jù)傳送外，還可以執(zhí)行算術(shù)和邏輯運(yùn)算、轉(zhuǎn)移、搜索和轉(zhuǎn)換。當(dāng)CPU需要進(jìn)行I/O操作時(shí)，它只要在存儲器中建立一個信息塊，將所需要的操作和有關(guān)參數(shù)按照規(guī)定列入，然后通知8089前來讀取。8089讀得操作控制信息后，能自動完成全部的I/O操作。第7章 輸入和輸出技術(shù) 因此，對配合8089的C

46、PU來說，所有輸入/輸出的操作過程中，數(shù)據(jù)都是以塊為單位成批發(fā)送或接收的，而把一塊數(shù)據(jù)按字或字節(jié)與I/O設(shè)備(如CRT終端，行式打印機(jī))交換都由8089來完成，當(dāng)8089控制數(shù)據(jù)交換時(shí)，CPU可以并行處理其他操作。由于引入8089來承擔(dān)原來必須由CPU承擔(dān)的I/O操作，這就大大地減輕了CPU控制外設(shè)的負(fù)擔(dān)，有效地減少了CPU在I/O處理中的開銷。8089控制I/O如圖7.10(b)所示。第7章 輸入和輸出技術(shù)(a)(b)存儲器8086CPUCRT其他I/O設(shè)備軟盤控制器8272數(shù)據(jù)與指令命令與狀態(tài)數(shù)據(jù)命令與狀態(tài)數(shù)據(jù)命令與狀態(tài)命令與狀態(tài)數(shù)據(jù)聯(lián)絡(luò)信號軟盤DMAC823782558250數(shù)據(jù)與指令數(shù)

47、據(jù)與指令通道注意中斷請求數(shù)據(jù)命令與狀態(tài)數(shù)據(jù)命令與狀態(tài)數(shù)據(jù)命令與狀態(tài)軟盤82728251CRT80898255其他I/O存儲器8086CPU圖7.10 8086、8089控制I/O(a) 8086控制I/O; (b) 8089控制I/O第7章 輸入和輸出技術(shù)7.3 DMA控制器控制器7.3.1 DMA控制器的功能控制器的功能 通用的DMA控制器應(yīng)具有以下功能： (1) 編程設(shè)定編程設(shè)定DMA的傳輸模式傳輸模式及其所訪問內(nèi)存的地址區(qū)域。 (2) 屏蔽或接受屏蔽或接受外部設(shè)備的DMA請求(DREQ)。當(dāng)有多個設(shè)備同時(shí)請求時(shí)，還要進(jìn)行優(yōu)先級排隊(duì)，首先接受最高級的請求。第7章 輸入和輸出技術(shù) (3) 向

48、向CPU轉(zhuǎn)達(dá)轉(zhuǎn)達(dá)DMA請求請求。DMA控制器要向CPU發(fā)出總線請求信號HOLD(高電平有效)，請求CPU放棄總線的控制。 (4) 接收接收CPU的總線響應(yīng)信號的總線響應(yīng)信號(HLDA)。接管總線控制權(quán)，實(shí)現(xiàn)對總線的控制。 (5) 向相應(yīng)外部設(shè)備轉(zhuǎn)達(dá)向相應(yīng)外部設(shè)備轉(zhuǎn)達(dá)DMA允許信號允許信號DACK。于是在DMA控制器的管理下，實(shí)現(xiàn)外部設(shè)備和存儲器之間的數(shù)據(jù)直接傳送。第7章 輸入和輸出技術(shù) (6) 在傳送過程中傳送過程中進(jìn)行地址修改地址修改和字節(jié)計(jì)數(shù)字節(jié)計(jì)數(shù)。在傳送完要求的字節(jié)數(shù)后，向CPU發(fā)出DMA結(jié)束信號(EOP)，撤消總線請求(HRQ)，將總線控制權(quán)交還給CPU。 DMA控制器一方面可以接管

49、總線，直接在其他I/O接口和存儲器之間進(jìn)行讀寫操作，就像CPU一樣成為總線的主控器件，這是有別于其他I/O控制器的根本不同之處。另一方面，作為一個可編程I/O器件，其DMA控制功能正是通過初始化編程來設(shè)置的。當(dāng)CPU用I/O指令對DMA控制器寫入或者讀出時(shí)，它又和其他I/O電路一樣成為總線的從屬部件。第7章 輸入和輸出技術(shù)7.3.2 可編程可編程DMA控制器控制器Intel8237DMAC的主要性能和內(nèi)部結(jié)的主要性能和內(nèi)部結(jié)構(gòu)構(gòu) 8237DMAC是Intel 8080、8085、8086、8088系列通用的，一種高性能可編程DMA控制器芯片，它的性能如下： (1) 使用單一的+5 V電源、單相

50、時(shí)鐘、40條引腳、雙列直插式封裝。時(shí)鐘頻率為35 MHz，最高速率可達(dá)1.6 MB/s。 (2) 具有四個獨(dú)立的通道?？梢圆捎眉壜?lián)方式擴(kuò)充用戶所需要的通道，每個通道都具有16位地址寄存器和16位字節(jié)計(jì)數(shù)器。第7章 輸入和輸出技術(shù) (3) 用戶通過編程，可以在四種操作類型和四種傳送方式之中任選一種。 (4) 每個通道都具有獨(dú)立的允許/禁止DMA請求的控制。所有通道都具有獨(dú)立的自動重置原始狀態(tài)和參數(shù)的能力。 (5) 有增1和減1自動修改地址的能力。 (6) 具有固定優(yōu)先權(quán)和循環(huán)優(yōu)先權(quán)兩種優(yōu)先權(quán)排序的優(yōu)先權(quán)控制邏輯。第7章 輸入和輸出技術(shù) (7) 每個通道都有軟件的DMA請求。還各有一對聯(lián)絡(luò)信號線(

51、通道請求信號DREQ和響應(yīng)信號DACK)，而且DREQ和DACK信號的有效電平可以通過編程來設(shè)定。 (8) 具有終止DMA傳送的外部信號輸入引腳，外部通過此引腳輸入有效低電平的過程終止信號EOP，可以終止正在執(zhí)行的DMA操作。每個通道在結(jié)束DMA傳送后，會產(chǎn)生過程終止信號EOP輸出，可以用它作為中斷請求信號輸出。 8237A的內(nèi)部寄存器的類型和數(shù)量如表7-3所示。 第7章 輸入和輸出技術(shù)表表7-4 8237A內(nèi)部寄存器內(nèi)部寄存器寄存器名 容量 數(shù)量 寄存器名 容量 數(shù)量 基地址寄存器 基字節(jié)計(jì)數(shù)器 當(dāng)前地址寄存器 當(dāng)前字節(jié)計(jì)數(shù)器 狀態(tài)寄存器 16 位 16 位 16 位 16 位 8 位 4

52、4 4 4 1 命令寄存器 暫時(shí)寄存器 模式寄存器 屏蔽寄存器 請求寄存器 8 位 8 位 6 位 4 位 4 位 1 1 4 1 1 第7章 輸入和輸出技術(shù) 8237A由I/O緩沖器、時(shí)序和控制邏輯、優(yōu)先級編碼器和循環(huán)優(yōu)先級邏輯、命令控制邏輯和內(nèi)部寄存器組五部分組成，如圖7.11所示。其中圖(a)是8237A內(nèi)部結(jié)構(gòu)框圖，圖(b)是四通道示意圖。通道部分只畫出了一個通道的情況，即每個通道都有一個基地址寄存器、基字節(jié)數(shù)寄存器、當(dāng)前地址寄存器和當(dāng)前字節(jié)數(shù)寄存器(16位)，每一個通道都有一個6位的模式寄存器以控制不同的工作模式。第7章 輸入和輸出技術(shù)圖7.11 8237A結(jié)構(gòu)(a) 內(nèi)部結(jié)構(gòu)框圖；

53、(b) 四通道示意框圖(a)I/O緩沖器輸 出緩沖器命令控制邏輯I/O緩沖器時(shí)序和控制邏輯減1器加1器計(jì)數(shù)暫存器(16)地址暫存器(16)讀緩沖器基地址寄存器(416)基字節(jié)數(shù)寄存器(416)讀/寫緩沖器當(dāng)前地址寄存器(416)當(dāng)前字節(jié)數(shù)寄存器(416)16位總線16位總線4寫緩沖器讀緩沖器命令(8)方式(416)數(shù)據(jù)暫存器(8)狀態(tài)寄存器(8)屏蔽(4)請求(4)A0A3A4A7A8A15D0, D12DB7DB0優(yōu)先級編碼器與循環(huán)優(yōu)先級邏輯DREQ0 DREQ34HLDAHRQDACK0DACK3IOWIORMEMWMEMRADSTBAENCLOCKREADYCSRESET4EOP第7章

54、輸入和輸出技術(shù)圖7.7 8237A結(jié)構(gòu)(a) 內(nèi)部結(jié)構(gòu)框圖；(b) 四通道示意框圖(b)命令寄存器(8)狀態(tài)寄存器(8)數(shù)據(jù)暫存器(8)字計(jì)數(shù)暫存器(16)地址暫存器(16)時(shí)序和控制邏輯方式寄存器(8)基地址寄存器(16)基字節(jié)數(shù)寄存器(16)優(yōu)先編碼器與循環(huán)優(yōu)先級邏輯當(dāng)前地址寄存器(16)當(dāng)前字節(jié)數(shù)寄存器(16)I/O緩沖器EOP36RESET1311CSREADYCLOCKAENADSTBMEMRMEMWIORIOW61298341235A3A0A7A 4DB7DB4324037212331VCC20GND7HLDA10HRQ19DREQ0DACK025DREQ118DACK12417D

55、REQ2DACK2141615DREQ3DACK3(同上)(同上)(同上)通道1通道2通道3屏蔽觸發(fā)器請求觸發(fā)器通道0DB4DB02630第7章 輸入和輸出技術(shù)7.3.3 8237的引腳和時(shí)序的引腳和時(shí)序圖7.12 8237引腳8237/8237-2IORIOWMEMRMEMWNCREADYHLDAADSTBAENHRQCSCLKRESET2DACK3DACK3DREQ2DREQ1DREQ0DREQSS)V(地40393837363534333231302928272625242322217A6A5A4AEOP3A2A1A0A)V 5(VCC0DB1DB2DB3DB4DB7DB6DB5DB0D

56、ACK1DACK1234567891011121314151617181920第7章 輸入和輸出技術(shù) 引腳的功能定義如下：引腳的功能定義如下： CLK(Clock)：時(shí)鐘輸入，用來控制8237內(nèi)部操作定時(shí)和DMA傳送時(shí)的數(shù)據(jù)傳送速率。 CS(Chip Select)：片選輸入，低電平有效。在CPU控制總線時(shí)，即8237在受控方式下，當(dāng)CS有效時(shí)，選中該8237作為I/O設(shè)備，而當(dāng)CPU向8237寫入編程控制字時(shí)，它開啟I/O寫輸入；當(dāng)CPU從8237讀回狀態(tài)字，或當(dāng)前地址、當(dāng)前字節(jié)計(jì)數(shù)器內(nèi)容時(shí)，它開啟I/O讀輸入。在DMA控制總線時(shí)，自動禁止CS輸入，以防止DMA操作期間該器件選中自己。第7章

57、 輸入和輸出技術(shù) RESET：復(fù)位輸入，高電平有效。RESET有效時(shí)，會清除命令、狀態(tài)、請求和暫存寄存器，并清除字節(jié)指示器和置位屏蔽寄存器。復(fù)位后，8237處于空閑周期，它的所有控制線都處于高阻狀態(tài)，并且禁止所有通道的DMA操作。復(fù)位之后必須重新對8237初始化，它才能進(jìn)入DMA操作。第7章 輸入和輸出技術(shù) READY：準(zhǔn)備好輸入信號。當(dāng)選用的存儲器或I/O設(shè)備速度比較慢時(shí)，可用這個異步輸入信號使存儲器或I/O讀寫周期插入等待狀態(tài)，以延長8237傳送的讀/寫脈沖(IOR，LOW，EMMR和MEMW)。 HRQ(Hold Request)：請求占有信號，輸出，高電平有效。在僅有一塊8237的系統(tǒng)

58、中，HRQ通常接到CPU的HOLD引腳，用來向CPU請求對系統(tǒng)總線的控制權(quán)。如果通道的相應(yīng)屏蔽位被清除，也就是說DMA請求未被屏蔽，只要出現(xiàn)DREQ有效信號，8237就會立即發(fā)出HRQ有效信號。在HRQ有效之后，至少等待一個時(shí)鐘周期后，HLDA才會有效。第7章 輸入和輸出技術(shù) HLDA(Hold Acknowledge)：同意讓出總線響應(yīng)輸入信號，高電平有效。來自CPU的同意讓出總線響應(yīng)信號，它有效表示CPU已經(jīng)讓出對總線的控制權(quán)，把總線的控制權(quán)交給DMAC。 DREQ0DREQ3(DMA Request)：DMA請求輸入信號。它們的有效電平可由編程設(shè)定。復(fù)位時(shí)使它們初始化為高電平有效。這4條

59、DMA請求線是外部電路為取得DMA服務(wù)，而送到各個通道的請求信號。在固定優(yōu)先權(quán)時(shí)，DREQ0的優(yōu)先權(quán)最高，DREQ3的優(yōu)先權(quán)最低。各通道的優(yōu)先權(quán)級別是可以編程設(shè)定的，當(dāng)通道的DREQ有效時(shí)，就向8237請求DMA操作。DACK是響應(yīng)DREQ信號后，進(jìn)入DMA服務(wù)的應(yīng)答信號，在響應(yīng)的DACK產(chǎn)生前DREQ必須維持有效。第7章 輸入和輸出技術(shù) DACK0DACK3(DMA Acknowledge)：DMA響應(yīng)輸出，它們的有效電平可由編程設(shè)定，復(fù)位時(shí)使它們初始化為低電平有效。8237用這些信號來通知各自的外部設(shè)備已經(jīng)被授予一個DMA周期了，即利用有效的DACK信號作為I/O接口的選通信號。系統(tǒng)允許多

60、個DREQ同時(shí)有效，但在同一時(shí)間，只能一個DACK信號有效。 A3A0(Address)：地址線的低4位，雙向、三態(tài)地址線。CPU控制總線時(shí)，它們是輸入信號，用來尋址要讀出或?qū)懭氲?237內(nèi)部寄存器，在DMA的有效周期內(nèi)，由它們輸出低4位地址。第7章 輸入和輸出技術(shù) A7A4：三態(tài)、輸出的地址線。在DMA周期，輸出低字節(jié)的高4位地址A7A4。 DB7DB0：雙向、三態(tài)的數(shù)據(jù)總線，連接到系統(tǒng)數(shù)據(jù)總線上。在I/O讀期間，在編程條件下，輸出被允許。可以將8237內(nèi)部的地址寄存器、狀態(tài)寄存器、暫存寄存器和字節(jié)計(jì)數(shù)器中的內(nèi)容讀入CPU。當(dāng)CPU對8237的控制寄存器寫入控制字時(shí)，在一個I/O寫周期內(nèi)，這