Verilog-HDL試卷試題及答案

1、reg 7:0 q=8b;右邊是最低位，q0q6為0，q7為1q7:0<=q0,q7:1相當(dāng)于一個(gè)循環(huán)右移操作，將q0的值賦給q7，q7q1依次向右移位一位。根據(jù)前值8b，第一個(gè)時(shí)鐘周期后變?yōu)?b01000000;第二個(gè)時(shí)鐘周期后變?yōu)?b00100000;類(lèi)推。第八個(gè)時(shí)鐘周期后又回到q=8b一、 選擇題：1、下列標(biāo)示符哪些是合法的（B ）A、$time B、_date C、8sum D、mux#2、如果線網(wǎng)類(lèi)型變量說(shuō)明后未賦值，起缺省值是（D ）A、x B、1 C、0 D、z 3、現(xiàn)網(wǎng)中的值被解釋為無(wú)符號(hào)數(shù)。在連續(xù)賦值語(yǔ)句中，assign addr3:0=-3;addr被賦予的值是（ A

2、 ）/補(bǔ)碼！A、4b1101 B、4b0011 C、4bxx11 D、4bzz114、reg7:0 mema255:0正確的賦值是（A ）A、mema5=3 d0, B、8 d0; C、1 b1; D、mema53:0=4 d15、在code模塊中參數(shù)定義如下，請(qǐng)問(wèn)top模塊中d1模塊delay1、delay2的值是( D )module code(x,y); module top; paramee delay1=1,delay2=1; . code #(1,5) d1(x1,y1);endmodule endmoduleA、（1,1） B、（5,5） C、（5,1） D、（1,5）6、“a=

3、4 b11001,b=4 bx110”選出正確的運(yùn)算結(jié)果（B ）A、a&b=0 B、a&&b=1 C、b&a=x D、b&&a=x7、時(shí)間尺度定義為timescale 10ns/100ps，選擇正確答案（C ）A、時(shí)間精度10ns B、時(shí)間單位100ps C、時(shí)間精度100ps D、時(shí)間精度不確定8、若a=9,執(zhí)行$display(“current value=%0b,a=%0d”,a,a)正確顯示為（B ）/去除無(wú)效0A、current value=1001,a=09 B、current vale=1001,a=9 C、1001,9 D、cur

4、rent vale=00001001,a=99、always begin #5 clk=0；#10 clk=clk;end產(chǎn)生的波形（ A ）/5占15的1/3A、占空比1/3 B、clk=1 C、clk=0 D、周期為1010、在Verilog中定義了宏名 define sum a+b+c 下面宏名引用正確的是（C ）/注意引用A、out=sum+d; B、out=sum+d; C、out=sum+d; D、都正確二、填空題：（共15分，每小題3分）1、某一純組合電路輸入為in1，in2和in3，輸入出為out，則該電路描述中always的事件表達(dá)式應(yīng)寫(xiě)為always(in1,in2,in3

5、 );若某一時(shí)序電路由時(shí)鐘clk信號(hào)上升沿觸發(fā)，同步高電平復(fù)位信號(hào)rst清零，該電路描述中always的事件表達(dá)是應(yīng)該寫(xiě)為always ( posedge clk )。/(條件表達(dá)式) do_something；表示等待條件表達(dá)式滿足，然后do_something，然后就往下走了。通常用在testbench中，不可綜合。-always (a or b or c) begin do_something;end表示不停地監(jiān)測(cè)a、b、c，一旦它們?nèi)魏我粋€(gè)發(fā)生變化，就立刻do_something，并且這個(gè)“監(jiān)測(cè)”是始終存在的。這種電路綜合出來(lái)時(shí)組合邏輯電路。-always (posedge clk)

6、begin do_something;end表示不停地監(jiān)測(cè)clk的上升沿，一旦監(jiān)測(cè)到，就立刻do_something，并且這個(gè)“監(jiān)測(cè)”是始終存在的。這種電路綜合出來(lái)時(shí)時(shí)序邏輯電路。當(dāng)然，也可以把posedge改成negedge，那就成了監(jiān)測(cè)下降沿。帶異步復(fù)位端的寄存器的寫(xiě)法類(lèi)似是這樣的always (posedge clk or negedge rst_n) begin / reset is active low if(rst_n) reset_process; else set_register_value;end 2、 在模塊中對(duì)任務(wù)進(jìn)行了定義，調(diào)用此任務(wù)，寫(xiě)出任務(wù)的調(diào)用 mytast(f

7、,g,m,n,p) /。/先輸出，再輸入task mytast; 要求：變量的傳遞關(guān)系如下output x,y; ma，nb，pc，xf，yginput a,b,c;.endtask3、if(a) out1<=int1; 當(dāng)a= 1 執(zhí)行out1<=int1else out1<=int2; 當(dāng)a= 0 執(zhí)行out1<=int24、4 b1001<<2= 4b100100 ，4 b1001>>2= 4b0010 。/移位補(bǔ)0！5、下面程序中語(yǔ)句5、6、7、11是 并行 執(zhí)行，語(yǔ)句9、10是 順序 執(zhí)行 1 module M(); 2 input .

8、 ; 3 output ； 4 reg a,b； 5 always(.) 6 assign f=c&d; 7 always(.) 8 begin 9 a=.； 10 b=.； end 11 mux mux1(out,in0,in1); endmodule四、簡(jiǎn)答題：（共30分）1、always語(yǔ)句和initial語(yǔ)句的關(guān)鍵區(qū)別是什么能否相互嵌套（5分）always語(yǔ)句是循環(huán)語(yǔ)句，initial只執(zhí)行一次。它們不能嵌套。2、畫(huà)出下面程序段中r(reg型)的仿真波形 (6分) fork #20 r=1 b0; #10 r=1 b1; #15 r=1 b1; #25 r=1 b1; #5 r

9、=1 b0;join 3、畫(huà)出下面程序綜合出來(lái)的電路圖。(7分) always(posedge clk) begin q0<=q2; q1<= q0; q2<= q1; end 4、HA模塊程序如下，寫(xiě)出引用HA模塊描述FA模塊的Verilog程序。(7分) module HA(A,B,S,C); input A,B; output S,C; assign C,S=A+B; endmodulemodule FA(A,B,Ci,Co,S);input A,B,Ci;output Co,S;wire Sl,C1,C2;HA a(A,B,Sl,C1);HA b(Sl,Ci,C2,S

10、);assign Co=C1|C2;endmodule5、寫(xiě)出下面程序中變量x，y，cnt，m，q的類(lèi)型(5分)x為wire型y為reg或wire型cnt為reg型m為reg或wire型q為reg型Assgin x=y; always(posegde clk) begin cnt=m+1; q=q; end五、編程題：(6分)1、設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。(6分)2、設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，并畫(huà)出仿真波形。(9分)設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)3、設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電

11、平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。并畫(huà)出仿真波形。（20分）五題答案1. module parity(even,odd,bus);output even,odd;input7:0 bus; /奇同偶異assign even=bus;/偶校驗(yàn)用異或assign odd=bus;/奇校驗(yàn)用同或endmodule2. module m2(out,clk,reset);input reset,clk;output out;reg out;always (negedge clk)begin if(reset)out<=0;else out<=out;endendmodule3. module adder_4(qout,clr,clk,load,data);output3:0 qout;input3:0