EDA試驗(yàn)基于Libero的數(shù)字邏輯設(shè)計(jì)仿真及驗(yàn)證試驗(yàn)

1、計(jì)算機(jī)學(xué)院計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)14級(jí)1班學(xué)號(hào)3114005811姓名梁智斌教師評(píng)定實(shí)驗(yàn)題目基于Libero的數(shù)字邏輯設(shè)計(jì)仿真及驗(yàn)證實(shí)驗(yàn)1、 熟悉EDA工具的使用；仿真基本門電路。2、 仿真組合邏輯電路。3、 仿真時(shí)序邏輯電路。4、 基本門電路、組合電路和時(shí)序電路的程序燒錄及驗(yàn)證。5、 數(shù)字邏輯綜合設(shè)計(jì)仿真及驗(yàn)證。實(shí)驗(yàn)報(bào)告1、基本門電路一、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的基本門電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對(duì)實(shí)際門電路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86進(jìn)行VerilogHDL設(shè)計(jì)的方法。、實(shí)驗(yàn)環(huán)境

2、Libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、掌握Libero軟件的使用方法。2、進(jìn)行針對(duì)74系列基本門電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測(cè)試平臺(tái)代碼（可自行編程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相應(yīng)的設(shè)計(jì)、綜合及仿真。4、提交針對(duì)74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任選一個(gè)）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測(cè)試平臺(tái)代碼清單/74HC00代碼-與非moduleHC00(A,B,Y);input4:1A,B;output4:1Y;a

3、ssignY=(A&B);與非endmodule/74HC00測(cè)試平臺(tái)代碼'timescale1ns/1nsmoduletestbench();reg4:1a,b;HC00u1(a,b,y);initialbegina=4'b0000;b=4'b0001;# 10b=b<<1;# 10b=b<<1;# 10b=b<<1;a=4'b1111;b=4'b0001;# 10b=b<<1;# 10b=b<<1;# 10b=b<<1;endendmodule/74HC02代碼-或非mo

4、dulehc02(A,B,Y);inputA,B;outputY;assignY=(A|B);/或非endmodule/74HC02測(cè)試平臺(tái)代碼'timescale1ns/1nsmoduletest74hc02;rega,b;wirey;hc02u02(a,b,y);initialbegin# 20a<=0;b<=0;# 20a=1;# 20b=1;# 20b=0;endendmodule/74HC04代碼-非modulehc04(A,Y);inputA;outputY;assignY=A;endmodule/74HC04測(cè)試平臺(tái)代碼'timescale1ns/1n

5、smoduletest74hc04;rega;wirey;hc04u04(a,y);initialbegin# 20a=0;# 20a=1;endendmodule/74HC08代碼-與moduleHC08(A,B,Y);inputA,B;outputY;assignY=A&B;endmodule/74HC08測(cè)試平臺(tái)代碼'timescale1ns/1nsmoduletest74HC08;rega,b;wirey;HC08u08(a,b,y);initialbegin# 20a<=0;b<=0;# 20b=1;# 20a=1;# 20b=0;endendmodule

6、/74HC32代碼-或moduleHC32(A,B,Y);inputA,B;outputY;assignY=A|B;endmodule/74HC32測(cè)試平臺(tái)代碼'timescale1ns/1nsmoduletest74HC32;rega,b;wirey;HC32u32(a,b,y);initialbegin# 20a<=0;b<=0;# 20b=1;# 20a=1;# 20b=0;endendmodule/74HC86代碼-異或moduleHC86(A,B,Y);inputA,B;outputY;assignY=(A&B)|(B&A);endmodule/7

7、4HC86測(cè)試平臺(tái)代碼'timescale1ns/1nsmoduletest74HC86;rega,b;wirey;HC86u86(a,b,y);initialbegin# 20a<=0;b<=0;# 20b=1;# 20a=1;# 20b=0;endendmodule2、第一次仿真結(jié)果(任選一個(gè)門，請(qǐng)注明，插入截圖，下同)o(將波形窗口背景設(shè)為白色，調(diào)整窗口至合適大小，使波形能完整顯示，對(duì)窗口截圖。后面實(shí)驗(yàn)中的仿真使用相同方法處理)注：截圖為74HC86Imithqsim*e呷3、綜合結(jié)果（世圉）。（將相關(guān)窗口調(diào)至合適大小，使RTL圖能完整顯示，對(duì)窗口截圖，后面實(shí)驗(yàn)中的綜

8、合使用相同方法處理）4、第二次仿真結(jié)果（綜合后）多少？（截圖）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為答：信號(hào)存在延時(shí)，延時(shí)約為0.3ns5、第三次仿真結(jié)果（布局布線后）（赦胤）。回答輸出信號(hào)是否有延遲，延遲時(shí)間約為多少？分析是否有出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。Hl0g1.答：信號(hào)存在延時(shí)，延時(shí)約為4.2存在競(jìng)爭(zhēng)冒險(xiǎn)2、組合邏輯電路一、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的組合邏輯電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對(duì)實(shí)際組合邏輯電路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511進(jìn)彳TVerilogHDL設(shè)計(jì)的方法。二、實(shí)驗(yàn)

9、環(huán)境Libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、掌握Libero軟件的使用方法。2、進(jìn)行針對(duì)74系列基本組合邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測(cè)試平臺(tái)代碼（可自行編程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相應(yīng)的設(shè)計(jì)、綜合及仿真。4、74HC85測(cè)試平臺(tái)的測(cè)試數(shù)據(jù)要求：進(jìn)行比較的A、B兩數(shù)，分別為本人學(xué)號(hào)的末兩位，如“89”，則A數(shù)為“1000”，B數(shù)為“1001”。若兩數(shù)相等，需考慮級(jí)聯(lián)輸入（級(jí)聯(lián)輸入的各種取值情況均需包括）；若兩數(shù)不等，則需增加一對(duì)取值情況，驗(yàn)證A、B相等時(shí)的比較結(jié)果。5、74HC

10、4511設(shè)計(jì)成擴(kuò)展型的，即能顯示數(shù)字09、字母af。6、提交針對(duì)74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任選二個(gè)）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。.四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測(cè)試平臺(tái)代碼清單/74HC148代碼moduleHC148(DataIn,EO,EI,GS,Dataout);input7:0DataIn;inputEI;outputGS;outputEO;output2:0Dataout;reg2:0Dataout;regEO;regGS;integerI;always(DatalnorEI)beginif(EI)beg

11、inDataout=7;EO=1;GS=1;endelseif(DataIn=8'b11111111)beginDataout=7;EO=0;GS=1;endelsebeginfor(I=0;I<8;I=I+1)if(DataInI)beginDataout=I;EO=1;GS=0;endendendendmodule/74HC148測(cè)試平臺(tái)代碼'timescale1ns/10psmoduletest74HC148;reg7:0in;regei;wireeo;wiregs;wire2:0out;HC148u148(in,eo,ei,gs,out);initialbegin

12、ei=1;# 10ei=0;# 10in=255;# 10in=8'b11111110;repeat(8)#10in=in<<1;endendmodule/74HC138代碼moduledecoder138(DataIn,E1,E2,E3,Dataout);input2:0DataIn;inputE1;inputE2;inputE3;output7:0Dataout;reg7:0Dataout;always(DataInorE1orE2orE3)if(E1=1|E2=1|E3=0)Dataout=255;elseDataout=(1'b1<<DataIn

13、);endmodule/74HC138測(cè)試平臺(tái)代碼'timescale1ns/10psmoduletest74HC138;reg2:0in;rege1;rege2;rege3;wire7:0out;decoder138u(in,e1,e2,e3,out);initialbeginin=0;repeat(10)# 20in=$random;endinitialbegine1=1;# 20e1=0;endinitialbegine2=1;# 40e2=0;endinitialbegine3=0;# 60e3=1;endendmodule/74HC153代碼moduleHC153(S1,S0

14、,n0,n1,n2,n3,nE,nY);inputS1,S0,nE;inputn0,n1,n2,n3;outputnY;regnY;always(S1orS0orn0orn1orn2orn3ornE)if(nE)nY=0;elsecase(S1,S0)0:nY=n0;1: nY=n1;2: nY=n2;3: nY=n3;endcaseendmodule/74HC153測(cè)試平臺(tái)代碼'timescale1ns/10psmoduletest74HC153;regS1,S0,n0,n1,n2,n3,nE;wirenY;integerI;HC153u153(S1,S0,n0,n1,n2,n3,n

15、E,nY);initialbeginnE<=1;n0<=0;n1<=0;n2<=0;n3<=0;#10nE=0;endinitialfor(I=0;I<4;I=I+1)#10S1,S0=I;initialbegin# 15n0=1;# 10n1=1;# 10n2=1;# 10n3=1;endendmodule/74HC85代碼moduleHC85(A3,A2,A1,A0,B3,B2,B1,B0,QAGB,QASB,QAEB,IAGB,IASB,IAEB);inputA3,A2,A1,A0,B3,B2,B1,B0,IAGB,IASB,IAEB;outputQA

16、GB,QASB,QAEB;regQAGB,QASB,QAEB;wire3:0DataA,DataB;assignDataA=A3,A2,A1,A0;assignDataB=B3,B2,B1,B0;always(DataAorDataBorIAGBorIASBorIAEB)beginif(DataA>DataB)beginQAGB=1;QASB=0;QAEB=0;endelseif(DataA<DataB)beginQAGB=0;QASB=1;QAEB=0;endelseif(IAGB&!IASB&!IAEB)beginQAGB=1;QASB=0;QAEB=0;end

17、elseif(!IAGB&IASB&!IAEB)beginQAGB=0;QASB=1;QAEB=0;endelseif(IAEB)beginQAGB=0;QASB=0;QAEB=1;endelseif(IAGB&IASB&!IAEB)beginQAGB=0;QASB=0;QAEB=0;endelseif(!IAGB&!IASB&!IAEB)beginQAGB=1;QASB=1;QAEB=0;endendendmodule/74HC85測(cè)試平臺(tái)代碼'timescale1ns/10psmoduletest74HC85;regA3,A2,A1,

18、A0,B3,B2,B1,B0,IAGB,IASB,IAEB;wireQAGB,QASB,QAEB;HC85u85(A3,A2,A1,A0,B3,B2,B1,B0,QAGB,QASB,QAEB,IAGB,IASB,IAEB);initialbeginA3<=0;A2<=1;A1<=0;A0<=1;B3<=0;B2<=0;B1<=1;B0<=0;IAGB<=1;IASB<=0;IAEB<=0;#10A3<=0;A2<=1;A1<=1;A0<=1;B3<=0;B2<=1;B1<=1;B0<

19、;=1;#10IAGB<=0;IASB<=1;IAEB<=0;#10IAGB<=0;IASB<=0;IAEB<=1;endendmodule/74HC283代碼moduleHC283(Cin,A,B,Cout,S);inputCin;input3:0A;input3:0B;outputCout;output3:0S;regCout;reg3:0S;always(AorBorCin)Cout,S=A+B+Cin;endmodule/74HC283測(cè)試平臺(tái)代碼'timescale1ns/10psmoduletest74HC283;regcin;reg3:

20、0a;reg3:0b;wirecout;wire3:0s;HC283u(cin,a,b,cout,s);initialrepeat(20)# 20cin=$random;initialrepeat(20)# 20a=$random;initialrepeat(20)# 20b=$random;endmodule/74HC4511代碼moduleHC4511(A,Seg,LT_N,BI_N,LE);inputLT_N,BI_N,LE;input3:0A;output7:0Seg;reg7:0SM_8S;assignSeg=SM_8S;always(AorLT_NorBI_NorLE)begini

21、f(!LT_N)SM_8s=8'd255;elseif(!BI_N)SM_8S=8'd0;elseif(LE)SM_8S=SM_8S;elsecase(A)4'd0:SM_8s=8'b00111111;4'd1:SM_8s=8'b00000110;4'd2:SM_8s=8'b01011011;4'd3:SM_8s=8'b01001111;4'd4:SM_8s=8'b01100110;4'd5:SM_8s=8'b01101101;4'd6:SM_8s=8'b011111

22、01;4'd7:SM_8s=8'b00000111;4'd8:SM_8s=8'b01111111;4'd9:SM_8s=8'b01101111;4'd10:SM_8s=8'b01110111;4'd11:SM_8s=8'b01111100;4'd12:SM_8s=8'b00111001;4'd13:SM_8s=8'b01011110;4'd14:SM_8s=8'b01111001;4'd15:SM_8s=8'b01110001;default:;end

23、caseendendmodule/74HC4511測(cè)試平臺(tái)代碼'timescale1ns/10psmoduletest74HC4511;regLT_N,BI_N,LE;reg3:0A;wire7:0Seg;integerI;HC4511u4511(A,Seg,LT_N,BI_N,LE);initialbeginLT_N<=0;BI_N<=0;LE<=0;#10LT_N=1;#10BI_N=1;for(I=0;I<16;I=I+1)#10A=I;#10LE<=1;A<=0;endendmodule2、第一次仿真結(jié)果（任選一個(gè)模塊，請(qǐng)注明）注：截圖為74

24、HC1383、綜合結(jié)果4、第二次仿真結(jié)果（綜合后）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多少?iKxMM答：有延時(shí)，延時(shí)約為0.55、第三次仿真結(jié)果（布局布線后）。回答輸出信號(hào)是否有延遲，延遲時(shí)間約為多少?分析是否有出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。答：存在延時(shí)，延時(shí)約為0.5存在競(jìng)爭(zhēng)冒險(xiǎn)3、時(shí)序邏輯電路一、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的時(shí)序邏輯電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對(duì)實(shí)際時(shí)序邏輯電路芯片74HC74、74HC112、74HC19474HC161進(jìn)行VerilogHDL設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境Libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、熟練掌握Libero軟件的

25、使用方法。2、進(jìn)行針對(duì)74系列時(shí)序邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測(cè)試平臺(tái)代碼(可自行編程),完成74HC74、74HC11274HC161、74HC194相應(yīng)的設(shè)計(jì)、綜合及仿真。4、提交針對(duì)74HC74、74HC11274HC161、74HC194(住造二個(gè))的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測(cè)試平臺(tái)代碼清單/74HC74代碼moduleHC74(Q1,Q2,D1,D2,Clk1,Clk2,Rst1,Rst2,Set1,Set2);inputD1,D2,Clk1,Clk2,Rst1,Rst2,Set1,Set2;out

26、putQ1,Q2;regQ1,Q2;always(posedgeClk1ornegedgeRst1ornegedgeSet1)beginif(!Rst1&&Set1)Q1<=0;elseif(Set1&&Rst1)Q1<=D1;elseQ1<=1;endalways(posedgeClk2ornegedgeRst2ornegedgeSet2)beginif(!Rst2&&Set2)Q2<=0;elseif(Set2&&Rst2)Q2<=D2;elseQ2<=1;endendmodule/74HC

27、74測(cè)試平臺(tái)代碼'timescale1ns/1nsmoduletestHC74;regD1,D2,Clk1,Clk2,Rst1,Rst2,Set1,Set2;wireQ1,Q2;HC74u74(Q1,Q2,D1,D2,Clk1,Clk2,Rst1,Rst2,Set1,Set2);parameterclock_period=20;always#(clock_period/2)Clk1=Clk1;always#(clock_period/2)Clk2=Clk2;initialbeginD1=0;D2=0;Clk1=0;Clk2=1;repeat(20)begin#20;D1=$random

28、;D2=$random;endendinitialbeginRst1=0;Rst2=0;Set2=0;Set1=0;repeat(20)begin#20;Rst1=$random;Rst2=$random;Set1=$random;Set2=$random;endendendmodule/74HC112代碼moduleHC112(SD,RD,CLK,J,K,Q,NQ);inputSD,RD,CLK,J,K;outputQ,NQ;regQ;assignNQ=Q;always(SDorRDorJorK)if(SD&&RD)Q=1;elseif(SD&&RD)Q=0;

29、elseif(SD&&RD)Q=1;always(negedgeCLK)if(SD&&RD)if(J&&K)Q=Q;elseif(J&&K)Q=0;elseif(J&&K)Q=1;elseQ=Q;endmodule/74HC112測(cè)試平臺(tái)代碼'timescale1ns/1nsmoduletest74HC112;regSD,RD,CLK,J,K;wireQ,NQ;parameterclock=20;HC112(SD,RD,CLK,J,K,Q,NQ);initialbeginCLK=0;#400$finish;

30、endalways#(clock/2)CLK=CLK;initialbeginSD<=0;RD<=1;J<=0;K<=0;#10SD<=1;RD<=0;J<=1;#10SD<=0;RD<=0;K<=1;#10SD<=1;RD<=1;J<=0;K<=0;# 10K<=1;# 10J<=1;# 10K<=0;endendmodule/74HC161代碼moduleHC161(CP,CEP,CET,MRN,PEN,Dn,Qn,TC);inputCP;inputCEP,CET;output3:0Qn;

31、inputMRN,PEN;input3:0Dn;outputTC;reg3:0qaux;regTC;always(posedgeCP)beginif(!MRN)qaux<=4'b0000;elseif(!PEN)qaux<=Dn;elseif(CEP&CET)qaux<=qaux+1;elseqaux<=qaux;endalways(posedgeCP)beginif(qaux=4'b1111)TC=1'b1;elseTC=1'b0;endassignQn=qaux;endmodule/74HC161測(cè)試平臺(tái)代碼'timescale1ns/10psmoduletest74HC16