數(shù)字系統(tǒng)設(shè)計期末試卷試題(08級)

1、 試 題 2009 年 2010 年第 2 學(xué)期課程名稱： 數(shù)字系統(tǒng)設(shè)計 專業(yè)年級： 2008級 考生學(xué)號： 考生姓名： 試卷類型： A卷 B卷 考試方式: 開卷 閉卷 一、 填空（每空1分，共15分）1. 若使用觸發(fā)器構(gòu)成一個二十四進(jìn)制的計數(shù)器，至少需要_個觸發(fā)器。2. 同一個邏輯函數(shù)編號相同的最小項與最大項的關(guān)系是_。3. RS觸發(fā)器、D觸發(fā)器JK觸發(fā)器和T觸發(fā)器中，_有約束條件，若相應(yīng)的信號為高有效，則該約束條件為_。4. 時序邏輯電路任意時刻的輸出不僅與該時刻的_有關(guān)，還與_有關(guān)。5. VHDL語言程序可以由5部分組成，其中_和_是必不可少的兩部分。6. 為了讓共陰極數(shù)碼管能正常顯示字

2、符，其公共端應(yīng)該接_。(填高電平或低電平)7. 對于一個普通的具有4個選擇輸入的譯碼器，其譯碼輸出端有_個。8. 如果采用偶校驗方式傳輸”1001011”，則附加的監(jiān)督碼為_。9. 基于觸發(fā)器的時序邏輯電路一般用狀態(tài)方程、驅(qū)動方程和輸出方程來描述，對于異步時序電路，還需要增加_方程。10. A1ÅA2Å ÅAn=1的條件是_。11. 按照計數(shù)器中各觸發(fā)器的觸發(fā)方式不同，可將計數(shù)器分為_計數(shù)器和_計數(shù)器。二、 單項選擇題（每小題1分，共10分）1. 根據(jù)對偶規(guī)則可寫出F=A+(BC)¢+B(A¢+C)¢的對偶式為FD=（）。A. A&#

3、162;+(BC+B¢(A+C¢)¢B. A¢+BC+B¢(A+C¢)C. A(B+C)¢(B+A¢C)¢D. A¢(B¢+C¢)¢(B¢+AC¢)¢2. 實現(xiàn)F=(AB)功能的電路是（ ）。3. JK觸發(fā)器的特性方程是Q*=（）。A. JQ+KQ¢B. J¢Q+KQ¢C. J¢Q+K¢Q¢D. JQ¢+K¢Q4. 由n位移位寄存器構(gòu)成的環(huán)形計數(shù)器和扭環(huán)形計

4、數(shù)器的有效狀態(tài)分別是（）個。A. n、2nB. n、nC. 2n 、2nD. 2n、n5. 8位二進(jìn)制補(bǔ)碼能夠表示的十進(jìn)制有符號數(shù)的范圍是（）A. 0255B. -128+127C. -255+255D. 0+1276. 觸發(fā)器有多種觸發(fā)方式，其中（）的抗干擾能力最強(qiáng)。A. 電平觸發(fā)B. 脈沖觸發(fā)C. 邊沿觸發(fā)D. 主從結(jié)構(gòu)7. 一個具有n個變量的邏輯函數(shù)，有（）個最小項。A. nB. 2nC. 2nD. 3n8. 設(shè)x是STD_LOGIC_VECTOR(7 DOWNTO 0)類型的信號，若x的當(dāng)前值為“”，則信號賦值語句x<=0 & x(7 DOWNTO 1)的作用是將x賦值為

5、（）。A. B. 01011011C. 00110111D. 011011109. 下面列出的選項中，（）不是消除競爭-冒險的方法。A. 修改邏輯設(shè)計B. 接入濾波電容C. 引入選通脈沖D. 進(jìn)行時序仿真10. （）的功能是用來將一路數(shù)據(jù)分時傳輸?shù)蕉嗦吠ǖ乐腥?。A. 數(shù)據(jù)分配器B. 數(shù)據(jù)選擇器C. 編碼器D. 譯碼器三、 判斷改錯題（判斷下列命題正誤，若錯誤，請改正過來，每小題2分，共20分）1. 一個三態(tài)門的輸出信號，在VHDL中可以定義其類型為STD_LOGIC，或者BIT類型。（）2. 邏輯門的扇出系數(shù)是指，該邏輯門能無邏輯錯誤地驅(qū)動同類邏輯門的最大數(shù)目。（）3. 集電極開路門(OC門)

6、 和TTL與非門都能完成“線與”的邏輯功能。（）4. 三態(tài)門的輸出狀態(tài)有3種高電平、低電平和高阻態(tài)。（）5. 使用邏輯門時，一般不允許多余輸入端懸空，對于或、或非、與或非中的或輸入端，多余的輸入端可以接在電源上，或與有用輸入端并接。（）6. 在VHDL程序中，PROCESS的說明部分不能定義信號，ARCHITECTURE的說明部分不能定義變量。（）7. 時序邏輯電路在結(jié)構(gòu)上可以不含有組合邏輯電路部分，但是一定要有存儲元件。（）8. 一個邏輯函數(shù)的最簡與或式不一定唯一，但是其最小項表達(dá)式是唯一的。（）9. 時序電路中兩個狀態(tài)等價的條件是，所有輸入情況下它們對應(yīng)的輸出相同。（）10. 奇偶校驗可以

7、檢測出偶數(shù)個碼元發(fā)生錯誤的情況。（）四、 邏輯函數(shù)及化簡，寫出步驟（4+610分）1. F(A,B,C,D)=(ABCD)¢+( ABC)¢D+ (AB)¢CD+ (AB)¢CD¢+A¢BCD¢+ABC¢D+ ABCD¢+A(BCD)¢+AB¢CD¢2. 某邏輯電路的輸入ABCD是8421BCD碼，當(dāng)輸入的數(shù)可以被3整除時，電路輸出F為1，否則為0，試寫出該邏輯函數(shù)的最簡與或式，寫出分析及化簡過程。五、 按要求完成下列各題，并寫出分析步驟（5+6+617分）1. （5分）寫出

8、下面電路的邏輯表達(dá)式并分析該電路是否存在競爭-冒險現(xiàn)象？2. （6分）分析下面邏輯電路完成的邏輯功能。其中輸入ABCD是余3碼，74283是4位二進(jìn)制全加器。3. （6分）畫出下圖中觸發(fā)器電路Q1、Q2在CP作用下的輸出波形（設(shè)Q1、Q2初態(tài)為0），要求畫出時鐘邊沿的標(biāo)識線，并寫出分析過程。六、 設(shè)計題：根據(jù)要求設(shè)計電路，寫出設(shè)計步驟（8+10+10=28分）1. （8分）用VHDL描述一個4線-2線優(yōu)先編碼器，寫出VHDL源程序。其中，4個輸入信號A0A3為高有效，A3優(yōu)先級最高，之后依次降低；編碼輸出Y1Y0為原碼形式；EO為輸出標(biāo)志，EO=1，表示編碼輸出有效，當(dāng)輸入A0A3均無效時，EO=0。2. （10分）試用74HC163設(shè)計一個32進(jìn)制的計數(shù)器，畫出電路連接圖，并寫出設(shè)計步驟。已知：74HC163是4位二進(jìn)制計數(shù)器，LD¢為同步預(yù)置數(shù)控制端，低有效；CR¢為同步復(fù)位控制端