制造及封裝對(duì)器件電性的影響

1、制造與封裝對(duì)器件電性的影響制造與封裝對(duì)器件電性的影響極管擊穿電壓和飽和三壓降極管擊穿電壓和飽和三壓降MOSFET的電氣特性的電氣特性表面態(tài)對(duì)器件性能的影響表面態(tài)對(duì)器件性能的影響 封裝對(duì)器件電性的影響封裝對(duì)器件電性的影響1、反向擊穿電壓、反向擊穿電壓BVCBO、BVCEO和和BVEBO 外延片制作的雙極晶體管的反向擊穿電壓VB（一般指BVCEO或BVCBO）既與外延層電阻率c有關(guān)，結(jié)的曲率半徑和也與表面狀況等因素有關(guān)。當(dāng)高阻集電區(qū)厚度Wc小于BVCBO所對(duì)應(yīng)的勢壘寬度xmB時(shí)，VB還與WC有關(guān)。所以提高晶體管反向耐壓可采取提高c、WC，減小二氧化硅中表面電荷密度，采用圓角基區(qū)圖形，深結(jié)擴(kuò)散、甚至

2、采用臺(tái)面結(jié)構(gòu)、擴(kuò)展電極或加電場限制環(huán)等措施。BVCBO是共基晶體管在發(fā)射極開路時(shí)輸出端CB間的反向擊穿電壓。BVCEO是共射晶體管在基極開路時(shí)輸出端CE間的反向擊穿電壓。實(shí)際測試中的規(guī)定為：BVCBO發(fā)射極開路，集電極電流為規(guī)定值時(shí)，CB間的反向電壓值。BVCEO基極開路， 集電極電流為規(guī)定值時(shí)，CE間的反向電壓BVEBO集電極開路，發(fā)射極電流為規(guī)定值時(shí)，EB間的反向電壓值。 三極管擊穿電壓和飽和壓降三極管擊穿電壓和飽和壓降2、飽和壓降、飽和壓降VCES和正向壓降和正向壓降VBES VCES和VBES是功率管的重要參數(shù)，對(duì)開關(guān)管尤其重要。VCES是共射晶體管飽和態(tài)時(shí)CE間的壓降。VBES是共射

3、晶體管飽和態(tài)時(shí)BE間的壓降。一般硅管的VBES =0.70.8V，鍺管的VBES =0.30.4V。VCES的大小與襯底材料和測試條件有一定的關(guān)系。VBES與芯片表面的鋁硅接觸情況有關(guān)，鋁硅合金不好，或光刻引線孔時(shí)殘留有薄氧化層都會(huì)導(dǎo)致VBES過大。反向電流ICBO、ICEO和IEBO 晶體管的反向電流ICBO、ICEO和IEBO也叫反向截止電流或反向漏電流。其中ICEO又叫反向穿透電流。反向電流對(duì)晶體管的放大作用沒有貢獻(xiàn)，白白消耗一部分電源功率，影響晶體管工作的穩(wěn)定性。因此，反向電流愈小愈好。ICBO發(fā)射極開路，CB間反壓為規(guī)定值時(shí)的反向電流；ICEO基極開路， CE間反壓為規(guī)定值時(shí)的反向電

4、流；IEBO集電極開路， EB間反壓為規(guī)定值時(shí)的反向電流。3晶體管特性常見現(xiàn)象及其原因晶體管特性常見現(xiàn)象及其原因其主要原因： （1）線性不好 線性不好有以下幾方面： 小注入時(shí)過小，圖1。此時(shí)的特點(diǎn)是小注入時(shí)特性曲線密集。它的產(chǎn)生原因是基區(qū)表面復(fù)合嚴(yán)重、發(fā)射結(jié)勢壘復(fù)合較強(qiáng)、發(fā)射結(jié)表面漏電大。 大注入時(shí)過小，圖2。此時(shí)的特點(diǎn)是大注入時(shí)特性曲線密集。它的產(chǎn)生原因是基區(qū)電導(dǎo)調(diào)制效應(yīng)和有效基區(qū)擴(kuò)展效應(yīng)。 （2）特性曲線分散傾斜圖3 此時(shí)的特點(diǎn)是零線較平坦，其它曲線分散傾斜。產(chǎn)生原因是基區(qū)摻雜濃度過低，寬度過窄，導(dǎo)致基區(qū)寬（調(diào)）變效應(yīng)嚴(yán)重。 （3）反向漏電流大 反向漏電流大有兩方面： 溝道漏電如圖4。溝通

5、漏電的特點(diǎn)是起始電流大，零注入曲線升高。它產(chǎn)生的原因是二氧化硅中正電荷密度過大，導(dǎo)致晶體管P區(qū)表面反型，出現(xiàn)n型溝道。 反向漏電大圖5。反向漏電大的特點(diǎn)是特性曲線全部傾斜。產(chǎn)生的原因是表面吸附有大量雜質(zhì)離子、原材料缺陷多、勢壘區(qū)附近有大量雜質(zhì)沉積和大量重金屬雜質(zhì)沾污。 （4）擊穿特性差 擊穿特性差有如下表現(xiàn)。 管道型擊穿圖6。管道型擊穿的特點(diǎn)是擊穿曲線像折線或近似折線。它產(chǎn)生的原因是形成的基區(qū)光刻小島，有pn結(jié)尖峰、材料中有位錯(cuò)集中點(diǎn)或表面有破壞點(diǎn)等形成的基區(qū)局部穿通，硼擴(kuò)前表面有n型雜質(zhì)和灰塵沾污形成的基區(qū)反型雜質(zhì)管道等。 硬低擊穿圖7。硬低擊穿的特點(diǎn)是擊空特性硬，擊穿電壓低。產(chǎn)生的原因與管

6、道型擊穿類似。如集電結(jié)有缺陷集中點(diǎn)或局部損傷以至斷裂；基區(qū)大面積穿通或存在大的反型雜質(zhì)管道。 軟擊穿圖 8。軟擊穿的特點(diǎn)是反向漏電大，沒有明顯的擊穿點(diǎn)。產(chǎn)生原因與反向漏電大相同。（5）飽和壓降大圖9（a）、（b）飽和壓降大分兩圖說明。圖9（a）特點(diǎn)：曲線上升部分不陡或淺飽和區(qū)寬。原因：c、Wc過大，導(dǎo)致rcs過大或在低壓下集電結(jié)勢壘區(qū)載流子達(dá)不到極限散射速度；基區(qū)摻雜濃度很低時(shí)也會(huì)導(dǎo)致VCES增大。圖9（b）特點(diǎn)：低電壓下曲線上升很緩慢，其它部分較正常，俗稱“有小尾巴”。原因：燒結(jié)條件掌握不好，管芯與管座接觸電阻rcbn過大。圖1 小注入時(shí)特性曲線密集 圖2 大注入時(shí)過小 圖3 基區(qū)寬（調(diào)）變

7、效應(yīng) 圖4 溝道漏電 圖5 反向漏電大 圖6 管道型擊穿 圖 7 硬 低擊穿圖 圖8 軟擊穿圖9 （a） 飽和壓降大 圖9 （b） 飽和壓降大場效應(yīng)晶體管（場效應(yīng)晶體管（FET） 一、場效應(yīng)晶體管不同于一般的雙極晶體管。場效應(yīng)晶體管是一種電壓控制器件。從工作原理看，場效應(yīng)晶體管與電子管很相似，是通過改變垂直于導(dǎo)電溝道的電場強(qiáng)度去控制溝道的導(dǎo)電能力，因而稱為“場效應(yīng)”晶體管。場效應(yīng)晶體管的工作電流是半導(dǎo)體中的多數(shù)載流子的漂移流，參與導(dǎo)電的只有一種載流子，故又稱“單極型”晶體管。通常用“FET”表示。 二、場效應(yīng)晶體管分為結(jié)型場效應(yīng)管（JFET）和絕緣柵型場效應(yīng)管（MISFET）兩大類。目前多數(shù)絕

8、緣柵型場效應(yīng)應(yīng)為金屬-氧化物-半導(dǎo)（MOS）三層結(jié)構(gòu)，縮寫為MOSFET。MOSFET的電氣特性的電氣特性場效應(yīng)管按導(dǎo)電溝道和工作類型可分為：場效應(yīng)管按導(dǎo)電溝道和工作類型可分為：耗盡型溝溝增強(qiáng)型耗盡型溝增強(qiáng)型耗盡型溝pnJFETpnMOSFETFET 另外，由于場效應(yīng)管輸入阻抗很高，在柵極上感應(yīng)出來的電荷很難通過輸入電阻泄漏掉，電荷積累會(huì)造成電位升高。尤其在極間電容較小的情況下，常常在測試中造成MOS管感應(yīng)擊穿，使管子損壞或指標(biāo)下降。因而在檢測MOS管時(shí)，應(yīng)盡量避免柵極懸空，且源極接地要良好.（1）輸出特性與轉(zhuǎn)移特性）輸出特性與轉(zhuǎn)移特性 輸出特性曲線（IDSVDS）即漏極特性曲線，它與雙極管的

9、輸出特性曲線相似，如圖10-1所示。在曲線中，工作區(qū)可分為三部分： I 是可調(diào)電阻區(qū)（或稱非飽和區(qū)）； 是飽和區(qū)； 是擊穿區(qū)。 轉(zhuǎn)移特性曲線為IDSVDS之間的關(guān)系。轉(zhuǎn)移特性反映場效應(yīng)管柵極的控制能力。由于結(jié)型場效應(yīng)晶體管都屬于耗盡型，且柵源之間相當(dāng)于一個(gè)二極管，所以當(dāng)柵壓正偏（VGS0）并大于 0.5V時(shí)，轉(zhuǎn)移特性曲線開始彎曲，如圖10-2中正向區(qū)域虛線所示。這是由于柵極正偏引起柵電流使輸入電阻下降。這時(shí)如果外電路無保護(hù)措施，易將被測管燒毀，而MOS場效應(yīng)管因其柵極有SiO2絕緣層，所以即使柵極正偏也不引起柵電流，曲線仍向上升。 圖圖10-1 n溝耗盡型溝耗盡型MOSFET輸出特性曲線輸出特

10、性曲線 圖圖10-2 n溝耗盡型溝耗盡型MOSFET轉(zhuǎn)移特性曲線轉(zhuǎn)移特性曲線（2）最大飽和電流（）最大飽和電流（IDSS ） 當(dāng)柵源電壓VGS=0、漏源電壓VDS足夠大時(shí)所對(duì)應(yīng)的漏源飽和電流為最大飽和電流。它反映場效應(yīng)管零柵壓時(shí)原始溝道的導(dǎo)電能力。顯然這一參數(shù)只對(duì)耗盡型管才有意義。對(duì)于增強(qiáng)型管，由于VGS = 0時(shí)尚未開啟，當(dāng)然就不會(huì)有飽和電流了。（3）跨導(dǎo)）跨導(dǎo)(gm) 跨導(dǎo)是漏源電壓一定時(shí)，柵壓微分增量與由此而產(chǎn)生的漏電流微分增量之比，即 跨導(dǎo)表征柵電壓對(duì)漏電流的控制能力，是衡量場效應(yīng)管放大作用的重要參數(shù)，類似于雙極管的電流放大系數(shù)，測量方法也很相似。 跨導(dǎo)常以柵壓變化1V時(shí)漏電流變化多少

11、微安或毫安表示。它的單位是西門子，用S表示，1S=1A/V。或用歐姆的倒數(shù)“姆歐”表示，記作“-1 ”。（4）夾斷電壓）夾斷電壓VP和開啟電壓和開啟電壓VT 夾斷電壓VP是對(duì)耗盡型管而言，它表示在一定漏源電壓VDS下，漏極電流減小到接近零（或等于某一規(guī)定數(shù)值，如50A）時(shí)的柵源電壓。 開啟電壓VT是對(duì)增強(qiáng)型管而言。它表示在一定漏源電壓VDS下，開始有漏電流時(shí)對(duì)應(yīng)的柵源電壓值。 MOS管的夾斷電壓和開啟電壓又統(tǒng)稱閾值電壓。（5）擊穿電壓（）擊穿電壓（BVDS） 當(dāng)柵源電壓VGS為一定值時(shí)，使漏電流IDS開始急劇增加的漏源電壓值，用BVDS表示。注意，當(dāng)VGS不同時(shí)，BVDS亦不同，通常把VGS=

12、0時(shí)對(duì)應(yīng)的漏源擊穿電壓記為BVDS。（6）柵源擊穿電壓（）柵源擊穿電壓（BVGS） 柵源擊穿電壓是柵源之間所能承受的最高電壓。結(jié)型場效應(yīng)管的柵源擊穿電壓，實(shí)際上是單個(gè)pn結(jié)的擊穿電壓，因而測試方法與雙極管BVEBO的測試方法相同。對(duì)MOS管，由于柵極下面的緣絕層是Si02，擊穿是破壞性的. 高低壓之間的隔離高低壓之間的隔離 在高低壓兼容CMOS 集成電路中，高壓之間以及高低壓之間的隔離非常重要，否則在高壓之間、高壓與低壓之間的信號(hào)就會(huì)相互串?dāng)_，如果隔離不好高壓信號(hào)甚至?xí)鸬蛪篊MOS 電路的擊穿燒毀。下面討論一下三種常用的隔離方法： PN 結(jié)隔離、自隔離以及介質(zhì)隔離。1） PN 結(jié)隔離結(jié)隔離

13、 即在襯底上進(jìn)行局部的高濃度P 型雜質(zhì)和高濃度N 型雜質(zhì)深層擴(kuò)散，高濃度P 型雜質(zhì)層接低電平，高濃度N 型雜質(zhì)層接高電平，這樣就形成了一個(gè)反偏的PN 結(jié)。因?yàn)镻N 結(jié)反偏下有很大的電阻，從而起到隔離作用。低壓CMOS 器件之間、高低壓區(qū)間常用PN 結(jié)來隔離。但這種隔離方法的缺點(diǎn)是在高溫下隔離效果變差，使器件及電路的工作性能降低。在圖1.2 中所示的高低壓之間的隔離就是采用這種方法。2） 自隔離自隔離 MOS 管具有自隔離特征：因?yàn)楫?dāng)MOS 管導(dǎo)通時(shí)源區(qū)、漏區(qū)以及源漏區(qū)之間的溝道都被耗盡區(qū)所包圍，而耗盡區(qū)與襯底之間形成了高阻區(qū)從而形成隔離；當(dāng)MOS 管截止時(shí)，漏極與襯底之間的PN 結(jié)處于反偏，故

14、漏區(qū)上的高壓又被耗盡區(qū)所隔離。在帶有漂移區(qū)的高壓偏置柵MOS 管及弱化表面電場結(jié)構(gòu)的LDMOS 管常常采用這種方法進(jìn)行隔 但這種自隔離方式存在著以下缺點(diǎn)： （a） 高壓管必須設(shè)計(jì)成環(huán)形結(jié)構(gòu)，漏區(qū)在中間，并完全被柵區(qū)和源區(qū)包圍。 （b） 自隔離可用于集成多個(gè)輸出MOS 管，但必須采用共源連接方式。 因此在LDMOS 結(jié)構(gòu)的高壓管中通常設(shè)計(jì)成如圖11 所示的“跑道型”結(jié)構(gòu).圖11 跑道型高壓管結(jié)構(gòu)這種結(jié)構(gòu)的優(yōu)點(diǎn)是：（a） 可以增大曲率半徑，提高LDMOS 的擊穿電壓.（b） 可以使LDMOS 自隔離，不影響到其他器件的工作性能。3) 介質(zhì)隔離隨著高壓CMOS 集成電路的工作電壓、電流的進(jìn)一步提高，

15、大電流噪聲將大大增加，常常會(huì)引起同一塊芯片內(nèi)其他電路的誤動(dòng)作，而此時(shí)由于器件的溫度較高，PN 結(jié)隔離一般難以達(dá)到理想的效果。而介質(zhì)隔離在高溫下仍可保持較好的隔離特性，可以大大改善整個(gè)CMOS 集成電路的工作性能。介質(zhì)隔離通常是硅片直接鍵合形成介質(zhì)隔離或采用電解質(zhì)隔離，這種隔離技術(shù)難度大，成本高，在基于SOI 材料制備的CMOS 集成電路中，一般采用介質(zhì)隔離的方法進(jìn)行隔離。在高低壓兼容的CMOS 工藝中，進(jìn)行版圖設(shè)計(jì)時(shí)高壓區(qū)與低壓區(qū)應(yīng)明顯隔離開，以免相互之間的串?dāng)_，現(xiàn)在常用而比較有效的方法是在高壓區(qū)與低壓區(qū)之間隔開一定的距離并設(shè)計(jì)兩個(gè)保護(hù)環(huán)：一個(gè)為地環(huán)，另一個(gè)則為電源環(huán)，以滿足隔離的需要。 Si

16、-SiO2系統(tǒng)中的表面態(tài)系統(tǒng)中的表面態(tài) 研究表明在Si-SiO2系統(tǒng)中存在著四種基本形式的電荷或能態(tài)，如下圖所示： 圖12 Si-SiO2系統(tǒng)中的能態(tài)和電荷表面態(tài)對(duì)器件性能的影響表面態(tài)對(duì)器件性能的影響SiO2層中的固定表面電荷層中的固定表面電荷由于在Si-SiO2界面附近存在過剩硅離子從而產(chǎn)生固定表面正電荷，它一般位于Si-SiO2界面20nm以內(nèi)，并且不容易漂移。固定電荷密度與氧化層厚度、雜質(zhì)類型、雜質(zhì)濃度、表面電勢等因素?zé)o關(guān)，一般不能充放電，不能與Si交換電荷。固定電荷密度與氧化工藝條件、退火條件以及Si單晶的晶向(晶面)有顯著關(guān)系。Si-SiO2界面處的界面態(tài)界面處的界面態(tài) 界面處Si晶

17、格中斷，使Si-SiO2界面Si禁帶中存在許多準(zhǔn)連續(xù)的表面電子能級(jí)。 Si-SiO2界面處的界面態(tài)可以迅速地從半導(dǎo)體導(dǎo)帶和價(jià)帶俘獲載流子或向?qū)Ш蛢r(jià)帶激發(fā)載流子，是“快態(tài)”。 界面態(tài)分施主型和受主型兩種。(4) SiO2中的陷阱電荷中的陷阱電荷 由于X射線、 射線或電子射線的輻射，在SiO2中激發(fā)產(chǎn)生自由電子和空穴，如果同時(shí)存在電場，除復(fù)合作用外，電子在SiO2中可以運(yùn)動(dòng)至SiO2外表面或由Si-SiO2界面向Si中移動(dòng)，而空穴由于運(yùn)動(dòng)困難而被SiO2中原有陷阱俘獲，從而在SiO2中留下正的空間電荷。 這種由輻射電離引起的電荷由退火工藝容易予以消除。表面處理表面處理(1) Si-SiO2界面處

18、的界面態(tài)密度和Si的晶向(晶面)有關(guān)，一般(111)面的態(tài)密度比(110)面大，而(110)面的態(tài)密度又比(100)大，也就是說(100)面的界面態(tài)密度最小。 為減少界面態(tài)影響，在MOS器件和集成電路生產(chǎn)中常選用(100)晶面。將Si-SiO2系統(tǒng)在氫或氫和氮的混合氣體中進(jìn)行400-450低溫退火，使氫與Si形成穩(wěn)定的H-Si鍵，可以有效減少界面態(tài)密度。惰性保護(hù)氣體下的高溫退火也是降低界面態(tài)密度的有效手段。SiO2層中的固定表面電荷與Si單晶的晶向(晶面)、氧化工藝條件和退火工藝條件等因素有關(guān)。在不同的Si晶面上采用相同的氧化工藝條件所制備的Si-SiO2系統(tǒng)，固定表面電荷密度也是按照(111

19、)、(110)和(100)晶面的順序下降，為控制固定電荷應(yīng)采用(100)晶面。另外，與濕氧氧化和水汽氧化相比，采用干氧氧化工藝生長的SiO2中固定電荷密度最低，因此適當(dāng)增加干氧氧化時(shí)間、降低SiO2生長速率都能使固定電荷密度降低。由于固定電荷起因于Si-SiO2界面附近存在的過剩硅離子，采用退火工藝可進(jìn)一步降低SiO2中已經(jīng)形成的固定電荷。 Na+來源廣泛，要完全避免非常困難。 由于高純化學(xué)試劑、高純水和高等級(jí)凈化環(huán)境的廣泛采用，一般認(rèn)為Na+的主要來源是高溫氧化/擴(kuò)散爐石英爐管表面的沾污造成的，應(yīng)該經(jīng)常保持石英爐管的清潔以減少Na+沾污。 清潔石英爐管的方法之一是在爐管內(nèi)通入HCl。 實(shí)踐表

20、明，采用HCl處理效果明顯，SiO2的Na+沾污可以降低一個(gè)數(shù)量級(jí)。 氧化硅薄膜的作用氧化硅薄膜的作用二氧化硅薄膜最重要的應(yīng)用是作為雜質(zhì)選擇擴(kuò)散的掩蔽膜，因此需要一定的厚度來阻擋雜質(zhì)擴(kuò)散到硅中。二氧化硅還有一個(gè)作用是對(duì)器件表面保護(hù)和鈍化。二氧化硅薄膜還可作為某些器件的組成部分：（1）用作器件的電絕緣和隔離。（2）用作電容器的介質(zhì)材料。（3）用作MOS晶體管的絕緣柵介質(zhì)。三、氧化硅薄膜常見的問題1、厚度均勻性問題。造成不均勻的主要原因是氧化反應(yīng)管中的氧氣和水汽的蒸汽壓不均勻，此外氧化爐溫度不穩(wěn)定、恒溫區(qū)太短、水溫變化或硅片表面狀態(tài)不良等也會(huì)造成氧化膜厚度不均勻。膜厚不均勻會(huì)影響氧化膜對(duì)擴(kuò)散雜質(zhì)的

21、掩蔽作用和絕緣作用，而且在光刻腐蝕時(shí)容易造成局部鉆蝕。2、表面斑點(diǎn)。造成斑點(diǎn)的原因有：（1）氧化前表面處理不好。（2）氧化石英管長期處于高溫下，產(chǎn)生一些白色薄膜落在硅片表面上。（3）水蒸汽凝聚在管口形成水珠濺在硅片表面上或水浴瓶中的水太滿造成水珠射入石英管內(nèi)，或清洗殘留的水跡。出現(xiàn)斑點(diǎn)后斑點(diǎn)處的薄膜對(duì)雜質(zhì)的掩蔽能力比較低，從而造成器件性能變壞，突出的大斑點(diǎn)會(huì)影響光刻的對(duì)準(zhǔn)精度。3、氧化膜針孔。當(dāng)硅片存在位錯(cuò)和層錯(cuò)時(shí)就會(huì)形成針孔，它能使擴(kuò)散雜質(zhì)在該處穿透，使掩蔽失效，引起漏電流增大，耐壓降低，甚至穿透，還能造成金屬電極引線和氧化膜下面的區(qū)域短路造成失效。4、反型現(xiàn)象。由于表面玷污，氧化膜中存在大

22、量的可移動(dòng)的正電荷，如鈉離子、氫離子、氧空位等使P型硅一側(cè)感應(yīng)出負(fù)電荷，從而出現(xiàn)了反型。5、熱氧化層錯(cuò)。產(chǎn)生的原因有： （1）硅片本身的微缺陷。 （2）磨拋或離子注入造成的表面損傷，表面玷污。 （3）高溫氧化中產(chǎn)生的熱缺陷和熱應(yīng)力。TOC含量高會(huì)使柵氧化膜尤其是薄柵氧化膜中缺陷密度增大，所以柵愈薄要求TOC愈低。 SiO2厚度的檢查測量厚度的方法很多，有雙光干涉法、電容壓電法、橢圓偏振光法、腐蝕法和比色法等。在精度不高時(shí)，可用比色法來簡單判斷厚度。比色法是利用不同厚度的氧化膜在白光垂直照射下會(huì)呈現(xiàn)出不同顏色的干涉條紋，從而大致判斷氧化層的厚度。顏色 氧化膜厚度（埃）灰 100黃褐 300藍(lán) 8

23、00紫 1000 2750 4650 6500深藍(lán) 1500 3000 4900 6800綠 1850 3300 5600 7200黃 2100 3700 5600 7500 橙 2250 4000 6000紅 2500 4350 6250 芯片焊接芯片焊接(粘貼粘貼)方法及機(jī)理方法及機(jī)理 芯片的焊接是指半導(dǎo)體芯片與載體（封體或基片）形成牢固的、傳導(dǎo)性或絕緣性連接的方法。焊接層除了為器件提供機(jī)械連接和電連接外，還須為器件提供良好的散熱通道。其方法可分為樹脂粘接法和金屬合金焊接法。樹脂粘貼法樹脂粘貼法 樹脂粘貼法是采用樹脂粘合劑在芯片和封裝體之間形成一層絕緣層或是在其中摻雜金屬（如金或銀）形成電

24、和熱的良導(dǎo)體。粘合劑大多采用環(huán)氧樹脂。環(huán)氧樹脂是穩(wěn)定的線性聚合物，在加入固化劑后，環(huán)氧基打開形成羥基并交鏈，從而由線性聚合物交鏈成網(wǎng)狀結(jié)構(gòu)而固化成熱固性塑料。其過程由液體或粘稠液 凝膠化 固體。固化的條件主要由固化劑種類的選擇來決定。而其中摻雜的金屬含量決定了其導(dǎo)電、導(dǎo)熱性能的好壞。封裝對(duì)器件電性的影封裝對(duì)器件電性的影響響 摻銀環(huán)氧粘貼法摻銀環(huán)氧粘貼法 摻銀環(huán)氧粘貼法是當(dāng)前最流行的芯片粘貼方法之一，它所需的固化溫度低，這可以避免熱應(yīng)力，但有銀遷移的缺點(diǎn) 。 近年來應(yīng)用于中小功率晶體管的金導(dǎo)電膠優(yōu)于銀導(dǎo)電膠 。 非導(dǎo)電性填料包括氧化鋁、氧化鈹和氧化鎂，可以用來改善熱導(dǎo)率。樹脂粘貼法因其操作過程中

25、載體不須加熱，設(shè)備簡單，易于實(shí)現(xiàn)工藝自動(dòng)化操作且經(jīng)濟(jì)實(shí)惠而得到廣泛應(yīng)用，尤其在集成電路和小功率器件中應(yīng)用更為廣泛。樹脂粘貼的器件熱阻和電阻都很高。樹脂在高溫下容易分解，有可能發(fā)生填料的析出，在粘貼面上只留下一層樹脂使該處電阻增大。因此它不適于要求在高溫下工作或需低粘貼電阻的器件。另外，樹脂粘貼法粘貼面的機(jī)械強(qiáng)度遠(yuǎn)不如共晶焊接強(qiáng)度大。 金屬合金焊接法金屬合金焊接法 金屬合金焊接法主要指金硅、金鍺、金錫等共晶焊接共晶焊接。這里主要以金硅共晶焊為例加以討論。金的熔點(diǎn)1063，硅的熔點(diǎn)為1414，但金硅合金的熔點(diǎn)遠(yuǎn)低于單質(zhì)的金和硅。從二元系相圖中可以看到，含有31%的硅原子和69%的金原子的 Au-S

26、i共熔體共晶點(diǎn)溫度為。這個(gè)共晶點(diǎn)是選擇合適的焊接溫度和對(duì)焊接深度進(jìn)行370控制的主要依據(jù)。金硅共晶焊接法就是芯片在一定的壓力下（附以摩擦或超聲），當(dāng)溫度高于共晶溫度時(shí)，金硅合金融化成液態(tài)的Au-Si共熔體；冷卻后，當(dāng)溫度低于共晶溫度時(shí)，共熔體由液相變?yōu)橐跃ЯＰ问交ハ嘟Y(jié)合的機(jī)械混合物 金硅共熔晶體而全部凝固，從而形成了牢固的歐姆接觸焊接面。共晶焊接法具有機(jī)械強(qiáng)度高、熱阻小、穩(wěn)定性好、可靠性高和含較少的雜質(zhì)等優(yōu)點(diǎn)，因而在微波功率器件和組件的芯片裝配中得到了廣泛的應(yīng)用并備受高可靠器件封裝業(yè)的青睞，其焊接強(qiáng)度已達(dá)到 245MPa。金屬合金焊接還包括“軟焊料”焊接（如 95Pb/5Sn，92.5Pb/5

27、In/2.5Ag），由于其機(jī)械強(qiáng)度相對(duì)較小，在半導(dǎo)體器件芯片焊接中不太常用。 焊接不良原因及相應(yīng)措施焊接不良原因及相應(yīng)措施 1、芯片背面氧化、芯片背面氧化 器件生產(chǎn)過程中，焊接前往往先在芯片背面蒸金。在Au-Si共晶溫度下，Si會(huì)穿透金層而氧化生成SiO 2，這層SiO2會(huì)使焊接浸潤不均勻，導(dǎo)致焊接強(qiáng)度下降。即使在室溫下，硅原子也會(huì)通過晶粒間的互擴(kuò)散緩慢移動(dòng)到金層表面。因此，在焊接時(shí)保護(hù)氣體N2必須保證足夠的流量，最好加入部分H 2進(jìn)行還原。芯片的保存也應(yīng)引起足夠的重視，不僅要關(guān)注環(huán)境的溫濕度，還應(yīng)考慮到其將來的可焊性，對(duì)于長期不用的芯片應(yīng)放置在氮?dú)夤裰斜４妗?2 、焊接溫度過低、焊接溫度過低

28、 雖然Au-Si共晶點(diǎn)是370，但是熱量在傳遞過程中要有所損失，因而應(yīng)選擇略高一些，但也不可太高，以免造成管殼表面氧化。焊接溫度也要根據(jù)管殼的材料、大小、熱容量的不同進(jìn)行相應(yīng)調(diào)整。為保證焊接質(zhì)量，應(yīng)定期用表面溫度計(jì)測量加熱基座的表面溫度，必要時(shí)監(jiān)測焊接面的溫度。3、焊接時(shí)壓力太小或不均勻、焊接時(shí)壓力太小或不均勻 焊接時(shí)應(yīng)在芯片上施加一定的壓力。壓力太小或不均勻會(huì)使芯片與基片之間產(chǎn)生空隙或虛焊，壓力減小后，芯片剪切力強(qiáng)度大幅度下降，但也不能使壓力過大，以免碎片。因此焊接時(shí)壓力的調(diào)整是很重要的，要根據(jù)芯片的材料、厚度、大小的綜合情況進(jìn)行調(diào)整，在實(shí)踐中有針對(duì)性地積累數(shù)據(jù)，才能得到理想的焊接效果。失效

29、模式分析失效模式分析1、歐姆接觸不良、歐姆接觸不良 芯片與基片間良好的歐姆接觸是保證功率器件正常工作的前提。歐姆接觸不良會(huì)使器件熱阻加大，散熱不均勻，影響電流在器件中的分布，破壞器件的熱穩(wěn)定性，甚至使器件燒毀。 半導(dǎo)體器件的散熱有輻射、對(duì)流和傳導(dǎo)三種方式，其中熱傳導(dǎo)是其散熱的主要方式。 Au-Si焊接層的虛焊和空洞是造成歐姆接觸不良的主要原因，空洞會(huì)引起電流密集效應(yīng)，在它附近有可能形成不可逆的，破壞性的熱電擊穿，即二次擊穿。焊接層的歐姆接觸不良給器件的可靠性帶來極大隱患。 2、熱應(yīng)力失效、熱應(yīng)力失效 這是一種由機(jī)械應(yīng)力導(dǎo)致的失效。由于其失效的最終表現(xiàn)形式往往是焊接面裂紋或芯片剝裂，因而在這里把

30、它歸結(jié)為微焊接失效模式之一來加以討論。微電子器件的焊接界面是由性能各異的一些材料組成，如Si、SiO2、BeO、Al2O3、WCu等。這些材料的線熱膨脹系數(shù)各不相同，如常用作底座的WCu其膨脹系數(shù)比Si晶體幾乎大4倍。當(dāng)它們結(jié)合在一起時(shí)，不同的材料界面間會(huì)存在壓縮或拉伸應(yīng)力。微波功率器件在工作期間往往要經(jīng)受熱循環(huán)，由于芯片和封裝體的熱膨脹系數(shù)不同，在熱循環(huán)過程中焊接面間產(chǎn)生周期性的剪切應(yīng)力，這些應(yīng)力將可能聚集在空洞的位置上使焊料形成裂紋甚至使硅片龜裂，最終導(dǎo)致器件因熱疲勞而失效。 在芯片與管殼之間的焊層中，最大的熱剪切力形變可估計(jì)為:S=DT/2d,公式中，D為芯片對(duì)角線尺寸；d為焊層厚度；T

31、=TmaxTmin，Tmax為焊料凝固線溫度，Tmin為器件篩選中的最低溫度；為芯片與基片材料的熱膨脹系數(shù)之差。 從上式可以看到，熱形變直接與芯片大小成正比，芯片尺寸越大，焊接后其在溫循中要承受的剪切力也就越大。從這個(gè)角度講，大功率器件采用小芯片多胞合成是十分必要的。在焊接中，必須充分考慮到芯片與基片的熱匹配情況，在硅器件中若使用熱膨脹系數(shù)同硅非常相近的陶瓷基片（如AlN），將大大降低熱應(yīng)力，可用于大芯片裝配。 焊接質(zhì)量的三種檢驗(yàn)方法焊接質(zhì)量的三種檢驗(yàn)方法1、剪切力測量、剪切力測量 這是檢驗(yàn)芯片與基片間焊接質(zhì)量最常用和直觀的方法。在焊接良好的情況下，即使芯片推碎了，焊接處仍然留有很大的芯片 殘留痕跡。一般焊接空洞處不粘附芯片襯底材料，芯片推掉后可直接觀察到空洞的大小和密度。用樹脂粘貼法粘貼的器件，若要在較高、較低溫度下長期工作,應(yīng)測不同溫度下的剪切力強(qiáng)度。 2、電性測試、電性測試 對(duì)于芯片與基片或底座導(dǎo)電性連接（如共晶焊、導(dǎo)電膠粘貼）的雙極器件，其焊接（粘貼）質(zhì)量的好壞直接影響器件的熱阻和飽和壓降飽和壓降 Vces，所以對(duì)晶體管之類的器件可以通過測量器件的 Vces來無損地檢驗(yàn)芯片的焊接質(zhì)量