Xilinx All Programmable SoCZynq-7000 總結(jié)(1)

1、Xilinx All Programmable SOC Zynq-7000 總結(jié)總結(jié)Iyoyoo2013年年9月月1日日主要內(nèi)容主要內(nèi)容2Zynq 7000平臺簡介平臺簡介Zc702基本系統(tǒng)的建立和運(yùn)行基本系統(tǒng)的建立和運(yùn)行 Zc702定制定制IP的設(shè)計流程的設(shè)計流程 基于基于Zc702的的linux3.3系統(tǒng)移植系統(tǒng)移植 基于基于Zc702的的 Android2.3系統(tǒng)移植系統(tǒng)移植 Zynq 7000平臺簡介平臺簡介3All Programmable (全可編程全可編程)平臺平臺特點(diǎn)特點(diǎn)C語言可以用語言可以用HLS工具轉(zhuǎn)化成工具轉(zhuǎn)化成HDL，設(shè)計從以硬件描述語言設(shè)計從以硬件描述語言HDL為中心

2、的硬件設(shè)計，轉(zhuǎn)換到了以為中心的硬件設(shè)計，轉(zhuǎn)換到了以C語言進(jìn)行功能描述為中心的軟硬件協(xié)同語言進(jìn)行功能描述為中心的軟硬件協(xié)同設(shè)計。設(shè)計。AXIPS.C.SPLHDL.CHP controllerPS: Processing SystemHLS: High Level SynthesisPL: Programmable LogicAXI: Advanced eXtensible InterfaceGP Mst/SlvZynq7000平臺簡介平臺簡介Xilinx的的SOC產(chǎn)品分類產(chǎn)品分類4處理器處理器處理器類型處理器類型器件類型器件類型速度（速度（MHz）DMIPsARM cortex-A9硬核硬核Z

3、ynq-70008002000PowerPC405硬核硬核Virtex-4450680MicroBlaze軟核軟核Virtex-IIpro150123MicroBlaze軟核軟核Spartan-38565Zynq7000平臺簡介平臺簡介PS：l Cortex A9l Application Processing Unitl Platform Devicel Device ControllerPL：l Xilinx Artix7l 7z010l 7z020l Xilinx Kintex7l 7z030l 7z045l 7z100Zynq-7000平臺的系統(tǒng)架構(gòu)平臺的系統(tǒng)架構(gòu)5Zynq7000平臺

4、簡介平臺簡介Zynq-7000系統(tǒng)的處理系統(tǒng)：系統(tǒng)的處理系統(tǒng)：PS6Zynq7000平臺簡介平臺簡介PS：l APUl 兩個兩個Cortex A9 cpul NEON協(xié)處理器協(xié)處理器l L1=32KB,L2=512KBl Platform Dev.l 256KB-RAM,128KB-ROMl 定時器定時器l 中斷控制器中斷控制器 l Device controllerl DDR3、GigEl DMA、USBl SD、SPI、I2C、UART Zynq-7000系統(tǒng)的邏輯資源：系統(tǒng)的邏輯資源：PL7Zynq7000平臺簡介平臺簡介l PL資源資源lArtix7 ： 7z010、7z020 lKi

5、ntex7：7z030、7z045、7z100l 功耗功耗lPL和和PS分開供電，可關(guān)斷分開供電，可關(guān)斷PL降低功耗；再次啟動降低功耗；再次啟動PL須重配，需根據(jù)碼流大小計算配須重配，需根據(jù)碼流大小計算配置時間置時間l PL的配置方式的配置方式l對對PLPL的配置可作為系統(tǒng)啟動的一部分，或者在啟動后的任何時候?qū)ζ溥M(jìn)行重配。的配置可作為系統(tǒng)啟動的一部分，或者在啟動后的任何時候?qū)ζ溥M(jìn)行重配。lPLPL可以全部地重新配置或者部分動態(tài)地重新配置（可以全部地重新配置或者部分動態(tài)地重新配置（PRPR）。）。PR: Partial ReconfigurationPRPR只配置只配置PLPL的一部分。參考設(shè)計

6、建議時分復(fù)用的一部分。參考設(shè)計建議時分復(fù)用PLPL資源，如更新設(shè)計系數(shù)或算法模塊等，資源，如更新設(shè)計系數(shù)或算法模塊等，類類似于動態(tài)地加載和卸載軟件模塊。似于動態(tài)地加載和卸載軟件模塊。Zynq-7000系統(tǒng)的互聯(lián)資源系統(tǒng)的互聯(lián)資源8Zynq7000平臺簡介平臺簡介l AXI_HP:l用于用于PL的四個高性能、高帶寬主接口，位寬可配的四個高性能、高帶寬主接口，位寬可配64或或32，可訪問，可訪問PS的的DDR3控制控制器和器和PS的片上的片上RAM資源資源l AXI_GPl四個通用接口四個通用接口(兩主兩從兩主兩從)，每個位寬為，每個位寬為32，可訪問，可訪問PS的的DDR3控制器、控制器、PS的

7、片上的片上RAM資源和其他從設(shè)備資源和其他從設(shè)備l AXI_ACPl用于用于PLPL的一個加速一致性主端口。提供快速訪問的一個加速一致性主端口。提供快速訪問CPUCPU，可選的與，可選的與L1L1或或L2L2緩存一致緩存一致性性Zynq-7000系統(tǒng)的互聯(lián)資源系統(tǒng)的互聯(lián)資源9Zynq7000平臺簡介平臺簡介Zynq-7000系統(tǒng)的功能塊構(gòu)成系統(tǒng)的功能塊構(gòu)成10Zynq7000平臺簡介平臺簡介SDKXPSXPS:Xilinx Platform StudioSDK:Xilinx Software Developent KitMaster regSlave reg.v .hdl.c ARM軟件開發(fā)軟

8、件開發(fā)XPS.c.cpp Zynq-7000系統(tǒng)的功能塊構(gòu)成系統(tǒng)的功能塊構(gòu)成11Zynq7000平臺簡介平臺簡介QtAndroidWin CELinux基于基于Zynq 7000嵌入式開發(fā)嵌入式開發(fā)主要內(nèi)容主要內(nèi)容12Zynq 7000平臺簡介平臺簡介Zc702基本系統(tǒng)的建立和運(yùn)行基本系統(tǒng)的建立和運(yùn)行Zc702定制定制IP的設(shè)計流程的設(shè)計流程基于基于Zc702的的linux3.3系統(tǒng)移植系統(tǒng)移植 基于基于Zc702的的 Android2.3系統(tǒng)移植系統(tǒng)移植 Zc702基本系統(tǒng)的建立和運(yùn)行基本系統(tǒng)的建立和運(yùn)行Zc702 基本系統(tǒng)的建立基本系統(tǒng)的建立13Zc702基本系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立

9、和運(yùn)行Ref：UG873 (v14.5) Zynq-7000 All Programmable SoC: Concepts, Tools, and Techniques (CTT)l Xilin ISE軟件集成有軟件集成有Base Syetem Build(BSB) 處理系統(tǒng)創(chuàng)建處理系統(tǒng)創(chuàng)建向?qū)?，來?chuàng)建一個基于向?qū)?，來?chuàng)建一個基于Zc702的嵌入式系統(tǒng)的嵌入式系統(tǒng)l 打開打開Xilinx platform studio，選擇，選擇BSB創(chuàng)建新工程，硬件創(chuàng)建新工程，硬件工程的名字必須是工程的名字必須是system.xpmZc702 基本系統(tǒng)的建立基本系統(tǒng)的建立14l 選擇選擇board為為ZC7

10、02,nextl 去掉默認(rèn)添加的去掉默認(rèn)添加的IP， BTNs_5Bits、LEDs_8Bits和和SWs_8Bits，nextl 向?qū)Я鞒掏瓿珊?，可以選擇向?qū)Я鞒掏瓿珊?，可以選擇Generate Bitstream，來，來獲得下載到獲得下載到PL的位流碼文件的位流碼文件Zc702基本系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立和運(yùn)行Zc702 基本系統(tǒng)的建立基本系統(tǒng)的建立15l 配置配置PS外設(shè)，點(diǎn)外設(shè)，點(diǎn)zynq標(biāo)簽，彈出標(biāo)簽，彈出zynq7000的內(nèi)部結(jié)構(gòu)圖，點(diǎn)擊綠色部的內(nèi)部結(jié)構(gòu)圖，點(diǎn)擊綠色部分，即可配置相應(yīng)選項(xiàng)分，即可配置相應(yīng)選項(xiàng)Zc702基本系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立和運(yùn)行Zc702 基本系統(tǒng)

11、的建立基本系統(tǒng)的建立16l 配置配置PS外設(shè)，點(diǎn)外設(shè)，點(diǎn)zynq標(biāo)簽，彈出標(biāo)簽，彈出zynq7000的內(nèi)部結(jié)構(gòu)圖，點(diǎn)擊綠色部的內(nèi)部結(jié)構(gòu)圖，點(diǎn)擊綠色部分，即可配置相應(yīng)選項(xiàng)分，即可配置相應(yīng)選項(xiàng)Zc702基本系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立和運(yùn)行Zc702 基本系統(tǒng)的建立基本系統(tǒng)的建立17l 添加添加IPl雙擊雙擊IP Catalog里的里的IP，自動彈出配置對話框，配置完成，自動添加，自動彈出配置對話框，配置完成，自動添加IP，點(diǎn)擊，點(diǎn)擊Bus Interface,將列出工程中用到的所有將列出工程中用到的所有IPZc702基本系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立和運(yùn)行Zc702 基本系統(tǒng)的建立基本系統(tǒng)的建

12、立18l 添加添加IP互聯(lián)互聯(lián)l 打開打開Ports 對話框，將列出所有對話框，將列出所有IP端口及互聯(lián)標(biāo)簽，根據(jù)實(shí)際情況端口及互聯(lián)標(biāo)簽，根據(jù)實(shí)際情況進(jìn)行配置進(jìn)行配置Zc702基本系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立和運(yùn)行Zc702 基本系統(tǒng)的建立基本系統(tǒng)的建立19l 查看各查看各IP地址分配地址分配l打開打開Addresses對話框，列出所有對話框，列出所有IP的地址分配的地址分配Zc702基本系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立和運(yùn)行Zc702 應(yīng)用系統(tǒng)的建立應(yīng)用系統(tǒng)的建立20l 在在XPS主界面主菜單下選擇主界面主菜單下選擇ProjectExport Hardware Design to SDK.，

13、將硬件設(shè)計導(dǎo)入將硬件設(shè)計導(dǎo)入SDK中中l(wèi) 點(diǎn)擊下點(diǎn)擊下圖所示的圖所示的Export to SDK/Launch SDK（輸出到（輸出到SDK/啟動啟動SDK）Zc702基本系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立和運(yùn)行Zc702 應(yīng)用系統(tǒng)的建立應(yīng)用系統(tǒng)的建立21l 出現(xiàn)出現(xiàn)下下圖所示的軟件開發(fā)工（圖所示的軟件開發(fā)工（Software Development Kit, SDK）主界面）主界面Zc702基本系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立和運(yùn)行Zc702 應(yīng)用系統(tǒng)的建立應(yīng)用系統(tǒng)的建立22l 打開打開New Project界面，按如下設(shè)置參數(shù)界面，按如下設(shè)置參數(shù)，建立新的應(yīng)用工程，建立新的應(yīng)用工程Zc702基本

14、系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立和運(yùn)行Zc702 應(yīng)用系統(tǒng)的建立應(yīng)用系統(tǒng)的建立23l 添加應(yīng)用工程模板，或者實(shí)用空模板，點(diǎn)擊“Finish”按鈕Zc702基本系統(tǒng)的基本系統(tǒng)的建立和運(yùn)行建立和運(yùn)行Zc702 基本系統(tǒng)的運(yùn)行基本系統(tǒng)的運(yùn)行24l 開發(fā)板開發(fā)板JTAG、USB-UART線連接線連接PCl在在SDK主界面左側(cè)的主界面左側(cè)的Project Explorer窗口下，右鍵選中窗口下，右鍵選中peripheral_tests_0條目，點(diǎn)擊條目，點(diǎn)擊鼠標(biāo)右鍵出現(xiàn)浮動菜單，在浮動菜單內(nèi)選擇鼠標(biāo)右鍵出現(xiàn)浮動菜單，在浮動菜單內(nèi)選擇Run As-Run Configurationsl出現(xiàn)運(yùn)行配置界面。在該配置界面下，選擇出現(xiàn)運(yùn)行配置界面。在該配置界面下，選擇Xilinx C/C+ELF選項(xiàng)，點(diǎn)擊鼠標(biāo)右鍵，出選項(xiàng)，點(diǎn)擊鼠標(biāo)右鍵，出現(xiàn)浮動菜單，選擇現(xiàn)浮動菜單，選擇New。生成新的運(yùn)行配置界面。生