第10章邏輯功能部件pps2009524222659679

1、2022-5-102022-5-102022-5-10一般的數(shù)字處理器存儲器存儲器數(shù)據(jù)通路數(shù)據(jù)通路控制電路控制電路輸輸入入輸輸出出布線布線進行數(shù)據(jù)計算（包括算進行數(shù)據(jù)計算（包括算術(shù)運算和邏輯運算）術(shù)運算和邏輯運算）2022-5-10內(nèi)容提要n多路開關(guān)n加法器和進位鏈n算術(shù)邏輯單元n移位器n乘法器2022-5-10D0D2D1D3K0,1YK1K0Y00D001D110D211D3310210110010DKKDKKDKKDKKY2022-5-10001DKK101DKK201DKK301DKK010KKD010KKD010KKD120KKDVDD310210110010DKKDKKDKKDKK

2、Y2022-5-10K1K0Y00D001D110D211D3Y1K1K0K0K0K0KD0D1D2D31K0K0K1K0K0KD0D1D2D3Y2022-5-10iiiiiABCCBACBACBACBASABCoSCiFulladder一位全加器一位全加器iiOACBCABC令令 G=AB P=BA進位產(chǎn)生信號進位產(chǎn)生信號進位傳輸信號進位傳輸信號BAD 進位取消信號進位取消信號iOPCGPGC),(iCPPGS),(1.定義定義2022-5-10全加器的反相特性SCBACBAiiABSCoCiFAABSCoCiFAS A B CiS A B Ci=CoA B CiCoA B Ci=Oiiii

3、CBCACABCBCABA2022-5-10逐位進位加法器最大時延最大時延結(jié)論結(jié)論: :1.1.逐位進位加法器的傳播延時與逐位進位加法器的傳播延時與N N成線性關(guān)系成線性關(guān)系2.2.優(yōu)化逐位進位加法器的全加器單元時，優(yōu)化優(yōu)化逐位進位加法器的全加器單元時，優(yōu)化“進位延時進位延時”比比“和延時和延時”重要重要FAFAFAFAA0B0S0A1B1S1A2B2S2A3B3S3Ci,0Co,0( Ci,1)Co,1Co,2Co,3td = O(N)tadder = (N-1)tcarry + tsum2022-5-102. 全加器電路設(shè)計（1 1）互補靜態(tài)）互補靜態(tài)CMOSCMOS組合邏輯電路組合邏輯電

4、路iiiiiABCCBACBACBACBASiiOACBCABC)(iOiCBACABCS變換思路：在不減慢進位產(chǎn)生速度的前提下，讓變換思路：在不減慢進位產(chǎn)生速度的前提下，讓“和和”與與“進位進位”產(chǎn)生的子電路之間共享某些邏輯來減少晶體產(chǎn)生的子電路之間共享某些邏輯來減少晶體管數(shù)目管數(shù)目2022-5-1028 Transistors(見書P168)ABBACiCiAXVDDVDDABCiBABVDDABCiCiABACiBCoVDDSCO=AB+BCi+ACiS=CO(A+B+Ci)+ABCi（1 1）互補靜態(tài)）互補靜態(tài)CMOSCMOS組合邏輯電路組合邏輯電路連接連接Cin Cin ( (關(guān)鍵路

5、徑關(guān)鍵路徑) )的管子盡量靠近輸?shù)墓茏颖M量靠近輸出端出端2022-5-10逐位進位加法器優(yōu)化目標逐位進位加法器優(yōu)化目標:使進位通路延遲最小使進位通路延遲最小進位鏈上的反相器可以利用加法器的反相特性消除進位鏈上的反相器可以利用加法器的反相特性消除ABSCoCiFAABSCoCiFAS A B CiS A B Ci=CoA B CiCoA B Ci=優(yōu)化的優(yōu)化的n位逐位進位加法器位逐位進位加法器A3FAFAFA奇數(shù)單元奇數(shù)單元偶數(shù)單元偶數(shù)單元FAA0B0S0A1B1S1A2B2S2B3S3Ci,0Co ,0Co ,1Co ,3Co ,2FAABSCiCoFAABSCoCi2022-5-10（2）傳

6、輸門加法器門級電路門級電路PCiPSPAPCOCiiOPCGPGC),(iCPPGS),(其中：其中： G=AB P=BAP為為1傳傳Ci， P為為0傳傳CiP為為1傳傳Ci， P為為0傳傳A或或B2022-5-10（2）傳輸門加法器ABPCiVDDAAAVDDCiAPABVDDVDDCiCiCoSCiPPPPPSum GenerationCarry GenerationSetupP=BABAP=24 Transistors(見書P170)傳B傳B2022-5-103.超前進位加法器采用提前進位辦法（采用提前進位辦法（CARRY LOOKAHEAD）令令 Gi=AiBi Pi=iiBA 進位產(chǎn)

7、生信號進位產(chǎn)生信號進位傳輸信號進位傳輸信號Ci=Gi+PiCi-1C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C011iiiiiiCPCBAS任何一位任何一位的進位輸?shù)倪M位輸出只由本出只由本級和前級級和前級的輸入信的輸入信號組成而號組成而不必等待不必等待逐級傳輸逐級傳輸2022-5-10超前進位加法器原理框圖超前進位電路圖見書P1722022-5-10超前進位加法器結(jié)論n各門的輸入端數(shù)一般小于等于4n位數(shù)較多時，四級與四級之間采用逐位加法2022-5-10K1K2

8、K3K4YABY=ABK4+ABK3+ABK2+ABK1既能進行算術(shù)運算，又能進行邏輯運算的單元既能進行算術(shù)運算，又能進行邏輯運算的單元K4K3K2K1Y000000001111111100001111000011110011001100110011010101010101010101BABAABABBABABABABBAABABA2022-5-10四、移位器AiAi-1BiBi-1RightLeftnopBit-Slice i.1. 一位可編程移位器一位可編程移位器2022-5-102. 桶式移位器桶式移位器(右移，符號位右移，符號位A3自動復(fù)制自動復(fù)制)Sh3Sh2Sh1Sh0Sh3Sh2

9、Sh1A3A2A1A0B3B2B1B0: Control Wire: Data Wire行數(shù)代表字長行數(shù)代表字長列數(shù)代表最大的可移位數(shù)列數(shù)代表最大的可移位數(shù)特點：特點：1.信號只需要通過一個信號只需要通過一個傳輸門，傳播延時為常數(shù)傳輸門，傳播延時為常數(shù)2.面積主要被布線通道占據(jù)面積主要被布線通道占據(jù)2022-5-10BufferSh3Sh2Sh1Sh0A3A2A1A0桶式移位器版圖桶式移位器版圖2022-5-103. 對數(shù)移位器對數(shù)移位器Sh1 Sh1Sh2 Sh2Sh4 Sh4A3A2A1A0B1B0B2B3移位數(shù)控制為移位數(shù)控制為2i，設(shè)最大移位寬，設(shè)最大移位寬度為度為M位，則移位級數(shù)為位

10、，則移位級數(shù)為log2M，速度也取決于速度也取決于log2M2022-5-10對數(shù)移位器工作原理對數(shù)移位器工作原理(左移）左移）2022-5-10移位器結(jié)論n對數(shù)移位器無需編解碼。n桶式移位器適合于小型移位器，對于較大規(guī)模的移位器，對數(shù)移位器更有效（級數(shù)比桶式的少）。n對數(shù)移位器的速度取決于log2M（M為為移位寬度），當傳輸門串聯(lián)級數(shù)較多時，可插入緩沖器提高速度。2022-5-10五、乘法器1.二進制乘法二進制乘法x部分積被乘數(shù) 乘數(shù) 結(jié)果1 0 1 0 1 01 0 1 0 1 01 0 1 0 1 01 1 1 0 0 1 1 1 00 0 0 0 0 01 0 1 0 1 01 0 1

11、 1硬件如何實現(xiàn)？硬件如何實現(xiàn)？與門與門加法器加法器2022-5-102.并行陣列乘法器Y0Y1X3X2X1X0X3HAX2FAX1FAX0HAY2X3FAX2FAX1FAX0HAZ1Z3Z6Z7Z5Z4Y3X3FAX2FAX1FAX0HAZ2Z02022-5-10MxN陣列乘法器的關(guān)鍵路徑Y(jié)0Y1X3X2X1X0X3HAX2FAX1FAX0HAY2X3FAX2FAX1FAX0HAZ1Z3Z6Z7Z5Z4Y3X3FAX2FAX1FAX0HAZ2Z0tmult（M-1）+(N-2)tcarry+(N-1)tsum+tand設(shè)計原則：使加法設(shè)計原則：使加法器的器的sum和和carry延時相同延時相