第二章 - 雙極型邏輯集成電路

1、集成電路原理與設計集成電路原理與設計2022-5-212022-5-211王向展第二章第二章 雙極型邏輯集成電路雙極型邏輯集成電路 2.1 雙極型IC的寄生效應 2.1.1 集成npn的結構與寄生效應 2.2 TTL電路的結構特點及工作原理 2.2.1 標準TTL電路 2.2.2 抗飽和TTL電路 S/LSTTL 2.3 ECL電路 2.3.1 ECL的原理門電路 2.3.2 典型的ECL門電路集成電路原理與設計集成電路原理與設計2022-5-212022-5-212王向展本章重點1、雙極集成電路的寄生效應2、TTL、S/LSTTL、AS/ALSTTL、ECL電路的電路結構，工作原理和特點的分

2、析與比較。集成電路原理與設計集成電路原理與設計2022-5-212022-5-213王向展集成電路原理與設計集成電路原理與設計2022-5-212022-5-214王向展集成電路原理與設計集成電路原理與設計2022-5-212022-5-215王向展 集成電路原理與設計集成電路原理與設計2022-5-212022-5-216王向展非飽和型邏輯非飽和型邏輯IC關態(tài)對應于截止態(tài)，而開態(tài)對應于線性放大區(qū)。關態(tài)對應于截止態(tài)，而開態(tài)對應于線性放大區(qū)。集成電路原理與設計集成電路原理與設計2022-5-212022-5-217王向展集成電路原理與設計集成電路原理與設計2022-5-212022-5-218王

3、向展 2.1 雙極型IC的寄生效應2.1.1 集成npn的結構與寄生效應一、集成npn管的有源寄生效應圖2.1 集成npn晶體管的結構特點和有源寄生效應集成電路原理與設計集成電路原理與設計2022-5-212022-5-219王向展寄生pnp管處于放大區(qū)的三個條件： (1) EB結正偏（即npn管的BC 結正偏） (2) BC結反偏（即npn管的CS 結反偏） (3) 具有一定的電流放大能力（一般 pnp=13） 其中，條件(2)永遠成立，因為pn結隔離就是要求襯底P+隔離環(huán)接到最低電位。條件(3)一般也很容易達到。條件(1)能否滿足則取決于npn管的工作狀態(tài)。集成電路原理與設計集成電路原理與

4、設計2022-5-212022-5-2110王向展 npn管工作于截止區(qū)VBC(npn)0 VEB(pnp)0VBE(npn)0 VBC(pnp)0pnp截止 npn管工作于放大區(qū)VBE(npn)0VBC(npn)0 VEB(pnp)0 VBC(pnp)0pnp截止集成電路原理與設計集成電路原理與設計2022-5-212022-5-2111王向展 npn管工作于飽和區(qū)VBE(npn)0VBC(npn)0 VEB(pnp)0VCS (npn)0 VBC(pnp)0pnp處于放大區(qū) npn管工作于反向工作區(qū)VBE(npn)0 VEB(pnp)0VCS (npn)0 VBC(pnp)0pnp處于放大

5、區(qū)集成電路原理與設計集成電路原理與設計2022-5-212022-5-2112王向展抑制寄生效應的措施：（1）在npn集電區(qū)下加設n+埋層，以增加寄生pnp管的基區(qū)寬度，使少子在基區(qū)的復合電流增加，降低基區(qū)電流放大系數(shù)；同時埋層的n+擴散區(qū)形成的自建減速場也有一定的降低的作用。（2）可采用外延層摻金工藝，引入深能級雜質，降低少子壽命，從而降低 。（3）還應注意，npn管基區(qū)側壁到P+隔離環(huán)之間也會形成橫向pnp管，必須使npn管基區(qū)外側和隔離框保持足夠距離。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2113王向展二、集成npn管的無源寄生效應圖2.2 標有寄生元件的集

6、成npn管的剖面圖集成電路原理與設計集成電路原理與設計2022-5-212022-5-2114王向展三、抑制無源寄生效應的措施圖2.3 采用集電極接觸孔磷穿透工藝的集成晶體管剖面圖集成電路原理與設計集成電路原理與設計2022-5-212022-5-2115王向展圖2.4 采用等平面工藝后的截面積比較 （a）平面型；（b）等平面型等平面工藝與介質隔離集成電路原理與設計集成電路原理與設計2022-5-212022-5-2116王向展U型槽隔離圖2.5 采用U型槽隔離技術的晶體管結構集成電路原理與設計集成電路原理與設計2022-5-212022-5-2117王向展 2.2 TTL電路的結構特點及工作

7、原理2.2.1 標準TTL電路圖2.6 標準SN54/74TTL門電路集成電路原理與設計集成電路原理與設計2022-5-212022-5-2118王向展1、電路特點 輸入級采用多發(fā)射極管，在電路截止瞬態(tài)，T1對T2基極有很強的反抽作用 上升時間r。 輸入端接反偏二極管，可將輸入負向電壓箝位在-1.5V（二極管有寄生串聯(lián)電阻），使電路抗負向脈沖干擾能力提高。 輸出級采用圖騰柱結構（推挽），T3-D1和T5交替工作功耗，速度。 由于輸出低電平時T5處于飽和態(tài)，在向高電平轉換時，基區(qū)少子存貯電荷只有通過R3泄放，速度較慢，影響上升時間。集成電路原理與設計集成電路原理與設計2022-5-212022-

8、5-2119王向展2、TTL電路的不足與改進措施由上面的分析可見：欲使電路速度tpd=(tpLH+tpHL)/2下降，即 tpHL 輸出管驅動電流，即IB 飽和深度 超量存貯電荷 tpLH tpLH 飽和深度 IB tpHL 采用有源泄放網絡，可以部分改善要解決這一矛盾，須在保證較大的驅動電流條件下設法控制晶體管的BC結上的正向偏壓，加以箝位，迫使晶體管不進入飽和/深飽和區(qū)非飽和或抗飽和TTL電路。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2120王向展2.2.2 抗飽和TTL電路 S/LSTTL1、SBD (Schottky-Barrier-Diode)和肖特基箝位

9、晶體管圖2.7 肖特基晶體管剖面圖及電氣符號集成電路原理與設計集成電路原理與設計2022-5-212022-5-2121王向展 pn結導通時，都是少子注入 積累擴散形成電流，是一種電荷存貯效應，嚴重影響了pn結的高頻特性。 SBD導通時，主要靠半導體多子金屬，是多子器件，高頻特性好。 對于相同的勢壘高度，SBD的JSD或JST要比pn結的反向飽和電流JS大得多，即：對于相同的正向電流，SBD的正向導通壓降較低，一般Si為0.3V，Ge為 0.2V。SBD與pn結二極管的比較集成電路原理與設計集成電路原理與設計2022-5-212022-5-2122王向展M-S整流接觸與歐姆接觸的區(qū)別根據M-S

10、接觸理論，理想情況下 WMWS，金屬與n型半導體接觸形成阻擋層。 WMWS，金屬與n型半導體接觸形成反阻擋層。 WMWS，金屬與p型半導體接觸形成反阻擋層。 但實際情況，由于Si，Ge，GaAs等常用半導體材料都有很高的表面態(tài)密度，不管n型還是p型都形成阻擋層。所以，實際的歐姆接觸是利用隧道效應制成的。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2123王向展一般采用PtSi-Ti/W-Al多層金屬薄膜系統(tǒng)。其中： Pt-Si構成SBD Ti/W阻止Al與Si相互擴散 Ti(10%)改善了金屬對SiO2的粘附性和抗腐蝕性。 SBD的金屬化系統(tǒng)的金屬化系統(tǒng)集成電路原理與設

11、計集成電路原理與設計2022-5-212022-5-2124王向展2、STTL電路圖2.8 STTL與非門電路電路構成：凡可能工作在飽和區(qū)或反向工作區(qū)的晶體管（即除T4以外的所有管子）均加SBD箝位。 T5基極接Rb、Rc、T6組成有源泄放網絡。 T3、T4構成達林頓射隨器，T4的BE結代替原來的電平位移二極管D1。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2125王向展STTL電路的特點： 優(yōu)點： 輸入端SBD箝位保護，由于導通電壓低(0.3V)，在負向脈沖達到-0.9-1V左右，即導通保護抗干擾能力增強。而pn結二極管為-1.5V。 T1加SBD箝位，在反向工作時

12、“發(fā)射區(qū)”注入效率， 可減小高電平輸入電流。 電路瞬態(tài)特性好，速度快。(T6管導通/截止都比T5延遲一 段時間) 電壓傳輸特性的矩形性好，即轉換區(qū)陡峭。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2126王向展 缺點： 電路抗干擾能力下降。 一方面，SBD使VCES1提高0.10.2V，門坎電平VILmax降低了0.1 0.2V。 另一方面，T5加SBD后，VBC5由0.6V0.3 0.4V，則， 輸出低電平： VOL=VCE5+rcs5IC5=(VBE5-VBC5) +rcs5IC5將提高0.2 0.3V. 由低電平噪容 VNL=VILmax-VOLmax將有所降低。

13、集成電路原理與設計集成電路原理與設計2022-5-212022-5-2127王向展3、LSTTL電路電路結構及特點： 輸入級 D1 、D2輸入反向箝位二極管，可有效地限制反向過沖，控制振鈴幅度。 R1 、D3、D4組成SBD輸入 的DTL輸入電路。圖2.9 74LSOO 2輸入四與非門電路特點：速度快，輸入電流小， SBD反向擊穿電壓在10V以上，可將不用的輸入端直接與VCC相接。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2128王向展 驅動級 (由T2、R2及有源泄放網絡T6、Rb、Rc組成)特點： 電路瞬態(tài)特性好，速度快。主要是由于T2雙向輸出，T6的導通和截止都

14、比T5延遲一段時間。 有源泄放網絡的電流泄放能力強，電壓電壓傳輸特性的矩形性好（轉換區(qū)陡峭）。 輸出級 (T3、T4、T5組成推挽輸出)特點： R4由接地改為接輸出端，既可減小R4的電流和功耗，由可使IR4成為高電平輸出電流的一部分，增加了電流驅動能力；另一方面，在小電流輸出時，可將輸出高電平拉至VOH=VCC-VBE3；但不利的是對T4的基極泄放能力下降。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2129王向展 D5、D6可提高電路的上升速度。在輸出從高電平向低電平轉換的瞬態(tài) T4基區(qū)貯存的電荷可通過D5抽出 當VC2比V0下降快時，負載電容可通過D6放電 T2電流

15、T5驅動電流 導通延遲?？梢姡@一過程既加速了T4管的截止，又加速了T5的導通。 限流電阻R5取值較大(100-200)，可減小瞬態(tài)大電流，從而減小了瞬態(tài)電流（浪涌電流）所造成的內部噪聲。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2130王向展4、AS/ALSTTL電路電路結構及特點： 此類電路功耗速度特性得以改善的關鍵在于采用了先進的工藝技術。 采用介質隔離等平面工藝介質隔離等平面工藝，最大限度地減少了管芯面積。 低能量離子注入低能量離子注入形成基區(qū)，采用淺結淺結As擴散擴散盡可能減小基區(qū)寬度。集成電路原理與設計集成電路原理與設計2022-5-212022-5-21

16、31王向展 2.3 ECL電路2.2.1 ECL的原理門電路圖2.10 ECL電路的原理門集成電路原理與設計集成電路原理與設計2022-5-212022-5-2132王向展1、電路結構 實際上是單端輸入-雙端輸出的差分放大器。注意： T2基極接固定偏置-1.3V，稱為定偏晶體管定偏晶體管。 ECL電路采用負電源電壓系統(tǒng)負電源電壓系統(tǒng)，當電源干擾由發(fā)射極進入 電路，因是共模信號，受到差分對抑制；若采用正電源供 電，則干擾將通過集電極直接傳出，降低了噪聲容限。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2133王向展a. 輸入低電平 VI=VOL=-1.7VVBB=-1.3

17、V T1截止，截止，T2優(yōu)先導通優(yōu)先導通。則流經T2的電流：mARVVVIEEEBEBBE47792 . 58 . 03 . 122而 IC2= IE2 4mA? VC2=VCC-IC2RC2=-0.98V 而 VC1=VCC-IC1RC1=0V輸出低電平VC2=-0.98V輸出高電平VC1=0V此時，由 VBC2=-1.3-(-0.98)=-0.32V-1.3V T2截止，T1優(yōu)先導通，則mARVVVIEEEBEOHE4 . 47792 . 58 . 09 . 012VC1=VCC-IC1RC1=-0.97V而 VC2=VCC-IC2RC2=0V輸出低電平VC1=-0.97V輸出高電平VC2

18、=0V可見，欲使VC1、VC2輸出低電平相同，須保證： IC1RC1=IC2RC2 對于T1管而言，此時，VBC1=-0.9-(-0.98)=0.08，BC結略顯正偏，可以認為T1管處于線性放大區(qū)邊緣，未進入飽和區(qū)。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2135王向展注意：注意：ECL原理門之間不能直接耦合連接不能直接耦合連接，因為VOH=0V 下一級VB=0而VC0，進入飽和區(qū)， 失去高速特性加射隨器射隨器作輸出級，實現(xiàn)電平位移電平位移。集成電路原理與設計集成電路原理與設計2022-5-212022-5-2136王向展2.3.2 典型的ECL門電路圖2.11 典型的ECL門電路 (a)ECL門電路的結構 (b)邏輯圖及邏輯表達式集成電路原理與設計集成電路原理與設計2022-5-2