數(shù)字電路實驗講義教材

1、實驗一實驗一TTLTTL 集成邏輯門的邏輯功能與參數(shù)測試集成邏輯門的邏輯功能與參數(shù)測試一、實驗?zāi)康囊?、實驗?zāi)康?、掌握 TTL 集成與非門的邏輯功能和主要參數(shù)的測試方法2、掌握 TTL 器件的使用規(guī)則 3、進一步熟悉數(shù)字電路實驗裝置的結(jié)構(gòu)，基本功能和使用方法二、實驗原理二、實驗原理本實驗采用四輸入雙與非門74LS20，即在一塊集成塊內(nèi)含有兩個互相獨立的與非門，每個與非門有四個輸入端。其邏輯框圖、符號及引腳排列如圖11(a)、(b)、(c)所示。(b) （a） (c) 圖 11 74LS20 邏輯框圖、邏輯符號及引腳排列 1、與非門的邏輯功能與非門的邏輯功能是：當輸入端中有一個或一個以上是低電平

2、時，輸出端為高電平；只有當輸入端全部為高電平時，輸出端才是低電平（即有“0”得“1” ，全“1”得“0” 。 ）其邏輯表達式為 Y 2、TTL 與非門的主要參數(shù) (1)低電平輸出電源電流 ICCL和高電平輸出電源電流 ICCH 與非門處于不同的工作狀態(tài)，電源提供的電流是不同的。ICCL是指所有輸入端懸空，輸出端空載時，電源提供器件的電流。ICCH是指輸出端空截，每個門各有一個以上的輸入端接地，其余輸入端懸空，電源提供給器件的電流。通常 ICCLICCH，它們的大小標志著器件靜態(tài)功耗的大小。 器件的最大功耗為PCCLVCCICCL。手冊中提供的電源電流和功耗值是指整個器件總的電源電流和總的功耗。

3、ICCL和 ICCH測試電路如圖 12(a)、(b)所示。注意：TTL 電路對電源電壓要求較嚴，電源電壓VCC只允許在5V10的范圍內(nèi)工作，超過 5.5V 將損壞器件；低于 4.5V 器件的邏輯功能將不正常。 (a) (b) (c) (d) 圖 12 TTL 與非門靜態(tài)參數(shù)測試電路圖 (2)低電平輸入電流 IiL和高電平輸入電流 IiH。IiL是指被測輸入端接地，其余輸入端懸空，輸出端空載時，由被測輸入端流出的電流值。在多級門電路中，IiL相當于前級門輸出低電平時，后級向前級門灌入的電流，因此它關(guān)系到前級門的灌電流負載能力，即直接影響前級門電路帶負載的個數(shù)，因此希望 IiL小些。IiH是指被測

4、輸入端接高電平，其余輸入端接地，輸出端空載時，流入被測輸入端的電流值。在多級門電路中，它相當于前級門輸出高電平時，前級門的拉電流負載，其大小關(guān)系到前級門的拉電流負載能力，希望 IiH小些。由于 IiH較小，難以測量，一般免于測試。 IiL與 IiH的測試電路如圖 12(c)、(d)所示。 (3)扇出系數(shù) NO扇出系數(shù) NO是指門電路能驅(qū)動同類門的個數(shù)，它是衡量門電路負載能力的一個參數(shù)，TTL 與非門有兩種不同性質(zhì)的負載，即灌電流負載和拉電流負載，因此有兩種扇出系數(shù)，即低電平扇出系數(shù) NOL和高電平扇出系數(shù) NOH。通常IiHIiL，則 NOHNOL，故常以 NOL作為門的扇出系數(shù)。NOL的測試

5、電路如圖 23 所示，門的輸入端全部懸空，輸出端接灌電流負載 RL，調(diào)節(jié) RL使 IOL增大，VOL隨之增高，當 VOL達到 VOLm（手冊中規(guī)定低電平規(guī)范值 0.4V）時的 IOL就是允許灌入的最大負載電流，則 通常 NOL8 (4)電壓傳輸特性門的輸出電壓 vO隨輸入電壓 vi而變化的曲線 vof(vi) 稱為門的電壓傳輸特性，通過它可讀得門電路的一些重要參數(shù)，如輸出高電平 VOH、輸出低電平VOL、關(guān)門電平 VOff、開門電平 VON、閾值電平 VT 及抗干擾容限 VNL、VNH等值。測試電路如圖 14 所示，采用逐點測試法，即調(diào)節(jié) RW，逐點測得 Vi及 VO，然后繪成曲線。 圖 13

6、 扇出系數(shù)試測電路 圖 14 傳輸特性測試電路 (5)平均傳輸延遲時間 tpdtpd是衡量門電路開關(guān)速度的參數(shù)，它是指輸出波形邊沿的 0.5Vm至輸入波形對應(yīng)邊沿 0.5Vm點的時間間隔，如圖 15 所示。 (a) 傳輸延遲特性 (b) tpd的測試電路 圖 15iLOLOLIIN圖 15(a)中的 tpdL為導(dǎo)通延遲時間，tpdH為截止延遲時間，平均傳輸延遲時間為 tpd的測試電路如圖 15(b)所示，由于 TTL 門電路的延遲時間較小，直接測量時對信號發(fā)生器和示波器的性能要求較高，故實驗采用測量由奇數(shù)個與非門組成的環(huán)形振蕩器的振蕩周期 T 來求得。 其工作原理是：假設(shè)電路在接通電源后某一瞬

7、間，電路中的 A 點為邏輯“1” ，經(jīng)過三級門的延遲后，使 A 點由原來的邏輯“1”變?yōu)檫壿嫛?” ；再經(jīng)過三級門的延遲后，A 點電平又重新回到邏輯“1” 。電路中其它各點電平也跟隨變化。說明使 A 點發(fā)生一個周期的振蕩，必須經(jīng)過 6 級門的延遲時間。因此平均傳輸延遲時間為 TTL 電路的tpd一般在 10nS40nS 之間。74LS20 主要電參數(shù)規(guī)范如表 11 所示 表 11 參數(shù)名稱和符號規(guī)范值單位測 試 條 件通導(dǎo)電源電流ICCL14mAVCC5V，輸入端懸空，輸出端空載截止電源電流ICCH7mAVCC5V，輸入端接地，輸出端空載低電平輸入電流IiL1.4mAVCC5V，被測輸入端接地

8、，其他輸入端懸空，輸出端空載50AVCC5V，被測輸入端 Vin2.4V，其他輸入端接地，輸出端空載。高電平輸入電流IiH1mAVCC5V，被測輸入端 Vin5V，其他輸入端接地，輸出端空載。輸出高電平VOH3.4VVCC5V，被測輸入端 Vin0.8V，其他輸入端懸空，IOH400A。輸出低電平VOL0.3VVCC5V，輸入端 Vin2.0V，IOL12.8mA。直流參數(shù)扇出系數(shù)NO48V同 VOH和 VOL)tt (21tpdHpdLpd6Ttpd交流參數(shù)平均傳輸延遲時間tpd20nsVCC5V，被測輸入端輸入信號：Vin3.0V，f2MHz。三、實驗設(shè)備與器件三、實驗設(shè)備與器件 1、+5

9、V 直流電源 2、邏輯電平開關(guān) 3、邏輯電平顯示器 4、直流數(shù)字電壓表 5、直流毫安表 6、直流微安表7、74LS202、1K、10K 電位器，200 電阻器(0.5W)四、實驗內(nèi)容四、實驗內(nèi)容在合適的位置選取一個 14P 插座，按定位標記插好 74LS20 集成塊。1、驗證 TTL 集成與非門 74LS20 的邏輯功能按圖 16 接線，門的四個輸入端接邏輯開關(guān)輸出插口，以提供“0”與“1”電平信號，開關(guān)向上，輸出邏輯“1” ，向下為邏輯“0” 。門的輸出端接由 LED 發(fā)光二極管組成的邏輯電平顯示器（又稱 01 指示器）的顯示插口，LED亮為邏輯“1” ， 不亮為邏輯“0” 。按表 12 的

10、真值表逐個測試集成塊中兩個與非門的邏輯功能。74LS20 有 4 個輸入端，有 16 個最小項，在實際測試時，只要通過對輸入 1111、0111、1011、1101、1110 五項進行檢測就可判斷其邏輯功能是否正常。 表 12圖 16 2、74LS20 主要參數(shù)的測試輸入輸 出AnBnCnDnY1Y211110111101111011110 (1)分別按圖 12、13、15(b)接線并進行測試，將測試結(jié)果記入表13 中。表 13ICCL(mA)ICCH(mA)IiL(mA)IOL (mA)tpd = T/6(ns)(2)接圖 14 接線，調(diào)節(jié)電位器 RW，使 vi從 OV 向高電平變化，逐點測

11、量vi和 vO的對應(yīng)值，記入表 14 中。表 14Vi(V)00.2 0.4 0.60.81.01.52.0 2.53.03.54.0VO(V) 五、實驗報告五、實驗報告1、記錄、整理實驗結(jié)果，并對結(jié)果進行分析。2、畫出實測的電壓傳輸特性曲線，并從中讀出各有關(guān)參數(shù)值。六、集成電路芯片簡介六、集成電路芯片簡介數(shù)字電路實驗中所用到的集成芯片都是雙列直插式的，其引腳排列規(guī)則如圖 11 所示。識別方法是：正對集成電路型號（如 74LS20）或看標記（左邊的缺口或小圓點標記） ，從左下角開始按逆時針方向以 1，2，3，依次排列到最后一腳（在左上角） 。在標準形 TTL 集成電路中，電源端 VCC一般排在

12、左上端，接地端 GND 一般排在右下端。如 74LS20 為 14 腳芯片，14 腳為 VCC，7 腳為GND。若集成芯片引腳上的功能標號為 NC，則表示該引腳為空腳，與內(nèi)部電路不連接。七、七、TTLTTL 集成電路使用規(guī)則集成電路使用規(guī)則1、接插集成塊時，要認清定位標記，不得插反。2、電源電壓使用范圍為 4.5V5.5V之間，實驗中要求使用Vcc5V。電源極性絕對不允許接錯。3、閑置輸入端處理方法iLOLOIIN (1) 懸空，相當于正邏輯“1” ，對于一般小規(guī)模集成電路的數(shù)據(jù)輸入端，實驗時允許懸空處理。但易受外界干擾，導(dǎo)致電路的邏輯功能不正常。因此，對于接有長線的輸入端，中規(guī)模以上的集成電

13、路和使用集成電路較多的復(fù)雜電路，所有控制輸入端必須按邏輯要求接入電路，不允許懸空。 (2) 直接接電源電壓 VCC（也可以串入一只 110K 的固定電阻）或接至某一固定電壓(2.4V4.5V)的電源上， 或與輸入端為接地的多余與非門的輸出端相接。 (3) 若前級驅(qū)動能力允許，可以與使用的輸入端并聯(lián)。4、輸入端通過電阻接地，電阻值的大小將直接影響電路所處的狀態(tài)。當R680 時，輸入端相當于邏輯“0” ；當 R4.7 K 時，輸入端相當于邏輯“1” 。對于不同系列的器件，要求的阻值不同。5、輸出端不允許并聯(lián)使用（集電極開路門(OC)和三態(tài)輸出門電路(3S)除外）。否則不僅會使電路邏輯功能混亂，并會

14、導(dǎo)致器件損壞。 6、輸出端不允許直接接地或直接接5V 電源，否則將損壞器件，有時為了使后級電路獲得較高的輸出電平，允許輸出端通過電阻 R 接至 Vcc，一般取R35.1 K。實驗二實驗二 譯碼器及其應(yīng)用譯碼器及其應(yīng)用一、實驗?zāi)康囊?、實驗?zāi)康?、掌握中規(guī)模集成譯碼器的邏輯功能和使用方法2、熟悉數(shù)碼管的使用二、實驗原理二、實驗原理譯碼器是一個多輸入、多輸出的組合邏輯電路。它的作用是把給定的代碼進行“翻譯” ，變成相應(yīng)的狀態(tài)，使輸出通道中相應(yīng)的一路有信號輸出。譯碼器在數(shù)字系統(tǒng)中有廣泛的用途，不僅用于代碼的轉(zhuǎn)換、終端的數(shù)字顯示，還用于數(shù)據(jù)分配，存貯器尋址和組合控制信號等。不同的功能可選用不同種類的譯碼

15、器。譯碼器可分為通用譯碼器和顯示譯碼器兩大類。前者又分為變量譯碼器和代碼變換譯碼器。1、變量譯碼器（又稱二進制譯碼器） ，用以表示輸入變量的狀態(tài)，如 2 線4 線、3 線8 線和 4 線16 線譯碼器。若有 n 個輸入變量，則有 2n個不同的組合狀態(tài)，就有 2n 個輸出端供其使用。而每一個輸出所代表的函數(shù)對應(yīng)于 n個輸入變量的最小項。 以 3 線8 線譯碼器 74LS138 為例進行分析，圖 21(a)、(b)分別為其邏輯圖及引腳排列。其中 A2 、A1 、A0 為地址輸入端，為譯碼輸出端，S1、為使能端。0Y7Y2S3S表 21 為 74LS138 功能表當 S11，0 時，器件使能，地址碼

16、所指定的輸出端有信號（為2S3S0）輸出，其它所有輸出端均無信號（全為1）輸出。當S10， X 時，2S3S或 S1X，1 時，譯碼器被禁止，所有輸出同時為 1。2S3S (a) (b)圖 21 38 線譯碼器 74LS138 邏輯圖及引腳排列 表 21輸 入輸 出S1+2S3SA2A1A00Y1Y2Y3Y4Y5Y6Y7Y10000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110011111111111111111 二進制譯碼器實際上也是負脈沖輸

17、出的脈沖分配器。若利用使能端中的一個輸入端輸入數(shù)據(jù)信息，器件就成為一個數(shù)據(jù)分配器(又稱多路分配器)，如圖22 所示。若在 S1輸入端輸入數(shù)據(jù)信息，0，地址碼所對應(yīng)的輸出是2S3SS1數(shù)據(jù)信息的反碼；若從端輸入數(shù)據(jù)信息，令S11、 0， 地址碼所對應(yīng)的2S3S輸出就是端數(shù)據(jù)信息的原碼。若數(shù)據(jù)信息是時鐘脈沖，則數(shù)據(jù)分配器便成為2S時鐘脈沖分配器。根據(jù)輸入地址的不同組合譯出唯一地址，故可用作地址譯碼器。接成多路分配器，可將一個信號源的數(shù)據(jù)信息傳輸?shù)讲煌牡攸c。二進制譯碼器還能方便地實現(xiàn)邏輯函數(shù)，如圖 23 所示，實現(xiàn)的邏輯函數(shù)是 ZABC CBACBACBA 圖 22 作數(shù)據(jù)分配器 圖 23 實現(xiàn)邏

18、輯函數(shù) 利用使能端能方便地將兩個 3/8 譯碼器組合成一個 4/16 譯碼器，如圖24 所示。 圖 24 用兩片 74LS138 組合成 4/16 譯碼器 2、數(shù)碼顯示譯碼器 a、七段發(fā)光二極管(LED)數(shù)碼管 LED 數(shù)碼管是目前最常用的數(shù)字顯示器，圖 25(a)、(b)為共陰管和共陽管的電路，(c)為兩種不同出線形式的引出腳功能圖。一個 LED 數(shù)碼管可用來顯示一位 09 十進制數(shù)和一個小數(shù)點。小型數(shù)碼管（0.5 寸和 0.36 寸）每段發(fā)光二極管的正向壓降，隨顯示光（通常為紅、綠、黃、橙色）的顏色不同略有差別，通常約為 22.5V，每個發(fā)光二極管的點亮電流在 510mA。LED 數(shù)碼管要

19、顯示 BCD 碼所表示的十進制數(shù)字就需要有一個專門的譯碼器，該譯碼器不但要完成譯碼功能，還要有相當?shù)尿?qū)動能力。 (a) 共陰連接（“1”電平驅(qū)動） (b) 共陽連接（“0”電平驅(qū)動）(c) 符號及引腳功能圖 25 LED 數(shù)碼管 b、BCD 碼七段譯碼驅(qū)動器 此類譯碼器型號有74LS47（共陽） ，74LS48（共陰） ，CC4511（共陰）等，本實驗系采用CC4511 BCD 碼鎖存七段譯碼驅(qū)動器。驅(qū)動共陰極LED 數(shù)碼管。圖 26 為 CC4511 引腳排列 圖26 CC4511 引腳排列其中 A、 B、 C、 D BCD 碼輸入端 a、 b、 c、 d、 e、 f、 g 譯 碼輸出端，輸

20、出“1”有效，用來驅(qū)動共陰極 LED 數(shù)碼管。 測試輸入端，“0”時，譯碼輸出全為“1”LTLT 消隱輸入端，“0”時，譯碼輸出全為“0”BIBI LE 鎖定端，LE“1”時譯碼器處于鎖定（保持）狀態(tài)，譯碼輸出保持在 LE0 時的數(shù)值，LE0 為正常譯碼。表 22 為 CC4511 功能表。CC4511 內(nèi)接有上拉電阻，故只需在輸出端與數(shù)碼管筆段之間串入限流電阻即可工作。譯碼器還有拒偽碼功能，當輸入碼超過 1001 時，輸出全為“0” ，數(shù)碼管熄滅。 表 22輸 入輸 出LEBILTDCBAabcdefg顯示字形01111111010000000消隱0110000111111001100010

21、110000011001011011010110011111100101101000110011011010110110110110110001111101101111110000011100011111110111001111001101110100000000消隱01110110000000消隱01111000000000消隱01111010000000消隱01111100000000消隱01111110000000消隱111鎖 存鎖存在本數(shù)字電路實驗裝置上已完成了譯碼器 CC4511 和數(shù)碼管 BS202 之間的連接。實驗時，只要接通+5V 電源和將十進制數(shù)的 BCD 碼接至譯碼器的相應(yīng)

22、輸入端 A、B、C、D 即可顯示 09 的數(shù)字。四位數(shù)碼管可接受四組 BCD 碼輸入。CC4511 與 LED 數(shù)碼管的連接如圖 27 所示。圖 27 CC4511 驅(qū)動一位 LED 數(shù)碼管三、實驗設(shè)備與器件三、實驗設(shè)備與器件 1、5V 直流電源 2、雙蹤示波器 3、連續(xù)脈沖源 4、邏輯電平開關(guān) 5、邏輯電平顯示器 6、撥碼開關(guān)組 8、譯碼顯示器9、 74LS1382 CC4511四、實驗內(nèi)容四、實驗內(nèi)容 1、數(shù)據(jù)撥碼開關(guān)的使用。 將實驗裝置上的四組撥碼開關(guān)的輸出 Ai、Bi、Ci、Di分別接至 4 組顯示譯碼驅(qū)動器 CC4511 的對應(yīng)輸入口，LE、接至三個邏輯開關(guān)的輸出插口，BILT接上+

23、5V 顯示器的電源，然后按功能表 22 輸入的要求撳動四個數(shù)碼的增減鍵（“”與“”鍵）和操作與 LE、 、對應(yīng)的三個邏輯開關(guān)，觀測撥碼BILT盤上的四位數(shù)與 LED 數(shù)碼管顯示的對應(yīng)數(shù)字是否一致，及譯碼顯示是否正常。 2、74LS138 譯碼器邏輯功能測試 將譯碼器使能端 S1、及地址端 A2、A1、A0 分別接至邏輯電平開關(guān)輸2S3S出口，八個輸出端依次連接在邏輯電平顯示器的八個輸入口上，撥動邏07YY 輯電平開關(guān)，按表 21 逐項測試 74LS138 的邏輯功能。 3、用 74LS138 構(gòu)成時序脈沖分配器 參照圖 22 和實驗原理說明，時鐘脈沖 CP 頻率約為 10KHz，要求分配器輸出

24、端的信號與 CP 輸入信號同相。70YY 畫出分配器的實驗電路，用示波器觀察和記錄在地址端 A2、A1、A0分別取000111 8 種不同狀態(tài)時端的輸出波形，注意輸出波形與 CP 輸入波形70YY 之間的相位關(guān)系。1、用兩片 74LS138 組合成一個 4 線 16 線譯碼器，并進行實驗。 五、實驗預(yù)習要求五、實驗預(yù)習要求 1、復(fù)習有關(guān)譯碼器和分配器的原理。 2、根據(jù)實驗任務(wù)，畫出所需的實驗線路及記錄表格。 六、實驗報告六、實驗報告 1、畫出實驗線路，把觀察到的波形畫在坐標紙上，并標上對應(yīng)的地址碼。2、對實驗結(jié)果進行分析、討論。實驗三實驗三 觸發(fā)器及其應(yīng)用觸發(fā)器及其應(yīng)用一、實驗?zāi)康囊?、實驗?zāi)康?/p>

25、1、掌握基本 RS、JK、D 和 T 觸發(fā)器的邏輯功能 2、掌握集成觸發(fā)器的邏輯功能及使用方法3、熟悉觸發(fā)器之間相互轉(zhuǎn)換的方法二、實驗原理二、實驗原理觸發(fā)器具有兩個穩(wěn)定狀態(tài)，用以表示邏輯狀態(tài)“1”和“0” ，在一定的外界信號作用下，可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個穩(wěn)定狀態(tài)，它是一個具有記憶功能的二進制信息存貯器件，是構(gòu)成各種時序電路的最基本邏輯單元。 1、基本 RS 觸發(fā)器圖 31 為由兩個與非門交叉耦合構(gòu)成的基本 RS 觸發(fā)器，它是無時鐘控制低電平直接觸發(fā)的觸發(fā)器。基本 RS 觸發(fā)器具有置“0” 、置“1”和“保持”三種功能。通常稱為置S“1”端，因為0（1）時觸發(fā)器被置“1” ；為置“0”端

26、，因為0（1）SRRRS時觸發(fā)器被置“0” ，當1 時狀態(tài)保持；0 時，觸發(fā)器狀態(tài)不定，應(yīng)避免此SRSR種情況發(fā)生，表 31 為基本 RS 觸發(fā)器的功能表?；?RS 觸發(fā)器。也可以用兩個“或非門”組成，此時為高電平觸發(fā)有效。 表 31 輸 入輸 出SRQn+1n+1Q0110100111QnnQ00 圖 31 2、JK 觸發(fā)器 在輸入信號為雙端的情況下，JK 觸發(fā)器是功能完善、使用靈活和通用性較強的一種觸發(fā)器。本實驗采用 74LS112 雙 JK 觸發(fā)器，是下降邊沿觸發(fā)的邊沿觸發(fā)器。引腳功能及邏輯符號如圖 32 所示。 JK 觸發(fā)器的狀態(tài)方程為Qn+1 JnQnQK J 和 K 是數(shù)據(jù)輸入端

27、，是觸發(fā)器狀態(tài)更新的依據(jù)，若 J、K 有兩個或兩個以上輸入端時，組成“與”的關(guān)系。Q與 為兩個互補輸出端。通常把 Q0、1 的狀態(tài)定為觸QQ發(fā)器“0”狀態(tài)；而把 Q1，0 定為“1”狀態(tài)。Q圖 32 74LS112 雙 JK 觸發(fā)器引腳排列及邏輯符號下降沿觸發(fā) JK 觸發(fā)器的功能如表 32 表 32輸 入輸 出DSDRCPJKQn+1n+1Q01101001001100QnnQ1110101101011111nQQn11QnnQ注： 任意態(tài) 高到低電平跳變 低到高電平跳變Qn（n ） 現(xiàn)態(tài) Qn+1（n+1 ） 次態(tài) 不定態(tài)QQ JK 觸發(fā)器常被用作緩沖存儲器，移位寄存器和計數(shù)器。 3、D 觸

28、發(fā)器 在輸入信號為單端的情況下，D 觸發(fā)器用起來最為方便，其狀態(tài)方程為Qn+1Dn，其輸出狀態(tài)的更新發(fā)生在 CP 脈沖的上升沿，故又稱為上升沿觸發(fā)的邊沿觸發(fā)器，觸發(fā)器的狀態(tài)只取決于時鐘到來前 D 端的狀態(tài)，D 觸發(fā)器的應(yīng)用很廣，可用作數(shù)字信號的寄存，移位寄存，分頻和波形發(fā)生等。有很多種型號可供各種用途的需要而選用。如雙 D 74LS74、四 D 74LS175、六 D 74LS174 等。圖 33 為雙 D 74LS74 的引腳排列及邏輯符號。功能如表 33。圖 33 74LS74 引腳排列及邏輯符號表 33 表 34 輸 入輸出DSDRCPTQn1011100110Qn111nQ 輸 入輸

29、出DSDRCPDQn1n1Q0110100100111101100111QnnQ 4、觸發(fā)器之間的相互轉(zhuǎn)換在集成觸發(fā)器的產(chǎn)品中，每一種觸發(fā)器都有自己固定的邏輯功能。但可以利用轉(zhuǎn)換的方法獲得具有其它功能的觸發(fā)器。例如將 JK 觸發(fā)器的 J、k 兩端連在一起，并認它為 T 端，就得到所需的 T 觸發(fā)器。如圖 34(a)所示，其狀態(tài)方程為： Qn+1 Tn QnQT (a) T 觸發(fā)器 (b) T觸發(fā)器圖 34 JK 觸發(fā)器轉(zhuǎn)換為 T、T觸發(fā)器 T 觸發(fā)器的功能如表 34。 由功能表可見，當 T0 時，時鐘脈沖作用后，其狀態(tài)保持不變；當 T1 時，時鐘脈沖作用后，觸發(fā)器狀態(tài)翻轉(zhuǎn)。所以，若將 T 觸發(fā)

30、器的 T 端置“1” ，如圖 34(b)所示，即得 T觸發(fā)器。在 T觸發(fā)器的 CP 端每來一個 CP 脈沖信號，觸發(fā)器的狀態(tài)就翻轉(zhuǎn)一次，故稱之為反轉(zhuǎn)觸發(fā)器，廣泛用于計數(shù)電路中。 同樣，若將 D 觸發(fā)器 端與 D 端相連，便轉(zhuǎn)換成 T觸發(fā)器。如圖 35 所示。 JK 觸發(fā)器也可轉(zhuǎn)換為 D 觸發(fā)器，如圖 36。 圖 35 D 轉(zhuǎn)成 T 圖 36 JK 轉(zhuǎn)成 D 5、CMOS 觸發(fā)器（1）CMOS 邊沿型 D 觸發(fā)器CC4013 是由 CMOS 傳輸門構(gòu)成的邊沿型 D 觸發(fā)器。它是上升沿觸發(fā)的雙 D 觸發(fā)器，表 35 為其功能表，圖 37 為引腳排列。Q圖 37 雙上升沿 D 觸表 35 （2）CM

31、OS 邊沿型 JK 觸發(fā)器CC4027 是由 CMOS 傳輸門構(gòu)成的邊沿型 JK 觸發(fā)器，它是上升沿觸發(fā)的雙 JK觸發(fā)器，表 36 為其功能表，圖 88 為引腳排列。表 36 圖 38 雙上升沿 JK 觸發(fā)器CMOS 觸發(fā)器的直接置位、復(fù)位輸入端S 和 R 是高電平有效，當S1（或 R1）時，輸 入輸 出SRCPDQn1101010110011000000Qn輸 入輸 出SRCPJ K Qn1101010110000Qn00101000100011nQ00Qn觸發(fā)器將不受其它輸入端所處狀態(tài)的影響，使觸發(fā)器直接接置 1（或置 0） 。但直接置位、復(fù)位輸入端 S 和 R 必須遵守 RS0 的約束條

32、件。CMOS 觸發(fā)器在按邏輯功能工作時，S和 R 必須均置 0。三、實驗設(shè)備與器件三、實驗設(shè)備與器件 1、5V 直流電源 2、雙蹤示波器 3、連續(xù)脈沖源 4、單次脈沖源 5、邏輯電平開關(guān) 6、邏輯電平顯示器 7、74LS112（或 CC4027） 74LS00（或 CC4011） 74LS74（或 CC4013）四、實驗內(nèi)容四、實驗內(nèi)容1、測試基本 RS 觸發(fā)器的邏輯功能按圖 31，用兩個與非門組成基本 RS 觸發(fā)器，輸入端、接邏輯開關(guān)的輸出插口，RS輸出端 Q、接邏輯電平顯示輸入插口，按表 37 要求測試，記錄之。Q表 37RSQQ1010110011002、測試雙 JK 觸發(fā)器 74LS1

33、12 邏輯功能 (1) 測試D 、D的復(fù)位、置位功能RS任取一只 JK 觸發(fā)器，D、D、J、K 端接邏輯開關(guān)輸出插口，CP 端接單次脈沖源，RSQ、端接至邏輯電平顯示輸入插口。要求改變D，D（J、K、CP 處于任意狀態(tài)） ，并在QRSD0（D1）或D0（D1）作用期間任意改變 J、K 及 CP 的狀態(tài)，觀察 Q、RSSR狀態(tài)。自擬表格并記錄之。Q (2) 測試 JK 觸發(fā)器的邏輯功能按表 38 的要求改變 J、K、CP 端狀態(tài)，觀察 Q、狀態(tài)變化，觀察觸發(fā)器狀態(tài)更新Q是否發(fā)生在 CP 脈沖的下降沿（即 CP 由 10） ，記錄之。 (3) 將 JK 觸發(fā)器的 J、K 端連在一起，構(gòu)成 T 觸發(fā)

34、器。在 CP 端輸入 1HZ 連續(xù)脈沖，觀察 Q 端的變化。在 CP 端輸入 1KHZ 連續(xù)脈沖，用雙蹤示波器觀察 CP、Q、端波形，注意相位關(guān)系，Q描繪之。 表 38Qn1JKCPQn0Qn1010 010010 110011 010011 110 3、測試雙 D 觸發(fā)器 74LS74 的邏輯功能 (1) 測試D 、D的復(fù)位、置位功能RS測試方法同實驗內(nèi)容 2、1)，自擬表格記錄。 (2) 測試 D 觸發(fā)器的邏輯功能按表 39 要求進行測試，并觀察觸發(fā)器狀態(tài)更新是否發(fā)生在 CP 脈沖的上升沿（即由01） ，記錄之。表 39Qn1DCPQn0Qn10101001110 (3) 將 D 觸發(fā)器的

35、端與 D 端相連接，構(gòu)成 T觸發(fā)器。Q 測試方法同實驗內(nèi)容 2、3） ，記錄之。4、雙相時鐘脈沖電路用 JK 觸發(fā)器及與非門構(gòu)成的雙相時鐘脈沖電路如圖 39 所示，此電路是用來將時鐘脈沖 CP 轉(zhuǎn)換成兩相時鐘脈沖 CPA及 CPB，其頻率相同、相位不同。分析電路工作原理，并按圖 39 接線，用雙蹤示波器同時觀察 CP、CPA；CP、CPB及 CPA、CPB波形，并描繪之。圖 39 雙相時鐘脈沖電路5、乒乓球練習電路電路功能要求：模擬二名動運員在練球時，乒乓球能往返運轉(zhuǎn)。提示：采用雙 D 觸發(fā)器 74LS74 設(shè)計實驗線路，兩個 CP 端觸發(fā)脈沖分別由兩名運動員操作，兩觸發(fā)器的輸出狀態(tài)用邏輯電平

36、顯示器顯示。五、實驗預(yù)習要求五、實驗預(yù)習要求1、復(fù)習有關(guān)觸發(fā)器內(nèi)容2、列出各觸發(fā)器功能測試表格3、按實驗內(nèi)容 4、5 的要求設(shè)計線路，擬定實驗方案。 六、實驗報告六、實驗報告1、列表整理各類觸發(fā)器的邏輯功能。2、總結(jié)觀察到的波形，說明觸發(fā)器的觸發(fā)方式。3、體會觸發(fā)器的應(yīng)用。4、利用普通的機械開關(guān)組成的數(shù)據(jù)開關(guān)所產(chǎn)生的信號是否可作為觸發(fā)器的時鐘脈沖信號？為什么？是否可以用作觸發(fā)器的其它輸入端的信號？又是為什么？實驗四實驗四計數(shù)器及其應(yīng)用計數(shù)器及其應(yīng)用一、實驗?zāi)康囊?、實驗?zāi)康?、學(xué)習用集成觸發(fā)器構(gòu)成計數(shù)器的方法2、掌握中規(guī)模集成計數(shù)器的使用及功能測試方法3、運用集成計數(shù)計構(gòu)成 1/N 分頻器二、實

37、驗原理二、實驗原理 計數(shù)器是一個用以實現(xiàn)計數(shù)功能的時序部件，它不僅可用來計脈沖數(shù)，還常用作數(shù)字系統(tǒng)的定時、分頻和執(zhí)行數(shù)字運算以及其它特定的邏輯功能。 計數(shù)器種類很多。按構(gòu)成計數(shù)器中的各觸發(fā)器是否使用一個時鐘脈沖源來分，有同步計數(shù)器和異步計數(shù)器。根據(jù)計數(shù)制的不同，分為二進制計數(shù)器，十進制計數(shù)器和任意進制計數(shù)器。根據(jù)計數(shù)的增減趨勢，又分為加法、減法和可逆計數(shù)器。還有可預(yù)置數(shù)和可編程序功能計數(shù)器等等。目前，無論是 TTL 還是 CMOS 集成電路，都有品種較齊全的中規(guī)模集成計數(shù)器。使用者只要借助于器件手冊提供的功能表和工作波形圖以及引出端的排列，就能正確地運用這些器件。1、用 D 觸發(fā)器構(gòu)成異步二進

38、制加減計數(shù)器圖 41 是用四只 D 觸發(fā)器構(gòu)成的四位二進制異步加法計數(shù)器，它的連接特點是將每只 D 觸發(fā)器接成 T觸發(fā)器，再由低位觸發(fā)器的端和高一位的 CP 端相連接。Q圖 41 四位二進制異步加法計數(shù)器 若將圖 41 稍加改動，即將低位觸發(fā)器的 Q 端與高一位的 CP 端相連接，即構(gòu)成了一個 4 位二進制減法計數(shù)器。2、中規(guī)模十進制計數(shù)器 CC40192 是同步十進制可逆計數(shù)器，具有雙時鐘輸入，并具有清除和置數(shù)等功能，其引腳排列及邏輯符號如圖 42 所示。圖 42 CC40192 引腳排列及邏輯符號圖中 置數(shù)端 CPU加計數(shù)端 CPD 減計數(shù)端LD 非同步進位輸出端 非同步借位輸出端COBO

39、 D0、D1、D2、D3 計數(shù)器輸入端 Q0、Q1、Q2、Q3 數(shù)據(jù)輸出端 CR清除端 CC40192（同 74LS192，二者可互換使用）的功能如表 41，說明如下： 表 41輸 入輸 出CRLDCPUCPDD3D2D1D0Q3Q2Q1Q01000000dcbadcba011加 計 數(shù)011減 計 數(shù) 當清除端 CR 為高電平“1”時，計數(shù)器直接清零；CR 置低電平則執(zhí)行其它功能。 當 CR 為低電平，置數(shù)端也為低電平時，數(shù)據(jù)直接從置數(shù)端D0、D1、D2、D3 置入計LD數(shù)器。 當 CR 為低電平，為高電平時，執(zhí)行計數(shù)功能。執(zhí)行加計數(shù)時，減計數(shù)端 CPD 接LD高電平，計數(shù)脈沖由 CPU 輸

40、入；在計數(shù)脈沖上升沿進行 8421 碼十進制加法計數(shù)。執(zhí)行減計數(shù)時，加計數(shù)端 CPU接高電平，計數(shù)脈沖由減計數(shù)端 CPD 輸入，表 42 為 8421 碼十進制加、減計數(shù)器的狀態(tài)轉(zhuǎn)換表。 表 42 加法計數(shù)輸入脈沖數(shù)0123456789Q30000000011Q20000111100Q10011001100輸出Q00101010101 減計數(shù) 3、計數(shù)器的級聯(lián)使用 一個十進制計數(shù)器只能表示 09 十個數(shù)，為了擴大計數(shù)器范圍，常用多個十進制計數(shù)器級聯(lián)使用。同步計數(shù)器往往設(shè)有進位（或借位）輸出端，故可選用其進位（或借位）輸出信號驅(qū)動下一級計數(shù)器。 圖 43 是由 CC40192 利用進位輸出控制高

41、一位的 CPU端構(gòu)成的加數(shù)級聯(lián)圖。CO圖 43 CC40192 級聯(lián)電路 4、實現(xiàn)任意進制計數(shù) (1) 用復(fù)位法獲得任意進制計數(shù)器 假定已有 N 進制計數(shù)器，而需要得到一個 M 進制計數(shù)器時，只要 MN，用復(fù)位法使計數(shù)器計數(shù)到 M 時置“0” ，即獲得 M 進制計數(shù)器。如圖 44 所示為一個由 CC40192 十進制計數(shù)器接成的 6 進制計數(shù)器。 (2) 利用預(yù)置功能獲 M 進制計數(shù)器 圖 45 為用三個 CC40192 組成的 421 進制計數(shù)器。外加的由與非門構(gòu)成的鎖存器可以克服器件計數(shù)速度的離散性，保證在反饋置“0”信號作用下計數(shù)器可靠置“0” 。 圖 44 六進制計數(shù)器 圖 45 42

42、1 進制計數(shù)器 圖 46 是一個特殊 12 進制的計數(shù)器電路方案。在數(shù)字鐘里，對時位的計數(shù)序列是1、2、11，12、1、是 12 進制的，且無 0 數(shù)。如圖所示，當計數(shù)到 13 時，通過與非門產(chǎn)生一個復(fù)位信號，使 CC40192(2)時十位直接置成 0000，而 CC40192(1)，即時的個位直接置成 0001，從而實現(xiàn)了 112 計數(shù)。圖 46 特殊 12 進制計數(shù)器 三、實驗設(shè)備與器件三、實驗設(shè)備與器件 1、 5V 直流電源 2、 雙蹤示波器 3、 連續(xù)脈沖源 4、 單次脈沖源 5、 邏輯電平開關(guān) 6、 邏輯電平顯示器 7、 譯碼顯示器 8、 CC40132（74LS74） CC4019

43、23（74LS192） CC4011（74LS00） CC4012（74LS20）四、實驗內(nèi)容四、實驗內(nèi)容1、用 CC4013 或 74LS74 D 觸發(fā)器構(gòu)成 4 位二進制異步加法計數(shù)器。 (1) 按圖 41 接線，D 接至邏輯開關(guān)輸出插口，將低位 CP0 端接單次脈沖源，輸出R端 Q3、Q2、Q3、Q0 接邏輯電平顯示輸入插口，各D接高電平“1” 。S (2) 清零后，逐個送入單次脈沖，觀察并列表記錄 Q3Q0 狀態(tài)。 (3) 將單次脈沖改為 1HZ 的連續(xù)脈沖，觀察 Q3Q0的狀態(tài)。 (4) 將 1Hz 的連續(xù)脈沖改為 1KHz，用雙蹤示波器觀察 CP、Q3、Q2、Q1、Q0 端波形，描

44、繪之。 5) 將圖 41 電路中的低位觸發(fā)器的 Q 端與高一位的 CP 端相連接，構(gòu)成減法計數(shù)器，按實驗內(nèi)容 2)，3)，4)進行實驗，觀察并列表記錄 Q3Q0 的狀態(tài)。2、測試 CC40192 或 74LS192 同步十進制可逆計數(shù)器的邏輯功能計數(shù)脈沖由單次脈沖源提供，清除端 CR、置數(shù)端、數(shù)據(jù)輸入端 D3 、D2、D1、D0 LD分別接邏輯開關(guān)，輸出端 Q3、Q2、Q1、Q0接實驗設(shè)備的一個譯碼顯示輸入相應(yīng)插口A、B、C、D；和接邏輯電平顯示插口。按表 41 逐項測試并判斷該集成塊的功能COBO是否正常。 (1)清除令 CR=1，其它輸入為任意態(tài)，這時 Q3Q2Q1Q00000，譯碼數(shù)字顯

45、示為 0。清除功能完成后，置 CR0 (2)置數(shù) CR0，CPU，CPD 任意，數(shù)據(jù)輸入端輸入任意一組二進制數(shù)，令= 0，觀察計數(shù)LD譯碼顯示輸出，予置功能是否完成，此后置1。LD (3)加計數(shù)CR0，CPD 1，CPU 接單次脈沖源。清零后送入 10 個單次脈沖，觀察譯碼LD數(shù)字顯示是否按 8421 碼十進制狀態(tài)轉(zhuǎn)換表進行；輸出狀態(tài)變化是否發(fā)生在 CPU 的上升沿。 (4)減計數(shù)CR0，CPU 1，CPD 接單次脈沖源。參照 3)進行實驗。LD3、圖 43 所示，用兩片 CC40192 組成兩位十進制加法計數(shù)器，輸入 1Hz 連續(xù)計數(shù)脈沖，進行由 0099 累加計數(shù)，記錄之。 4、將兩位十進

46、制加法計數(shù)器改為兩位十進制減法計數(shù)器，實現(xiàn)由 9900 遞減計數(shù)，記錄之。 5、按圖 44 電路進行實驗，記錄之。 6、按圖 45，或圖 46 進行實驗，記錄之。 7、設(shè)計一個數(shù)字鐘移位 60 進制計數(shù)器并進行實驗。 五、實驗預(yù)習要求五、實驗預(yù)習要求1、復(fù)習有關(guān)計數(shù)器部分內(nèi)容 2、繪出各實驗內(nèi)容的詳細線路圖 3、擬出各實驗內(nèi)容所需的測試記錄表格4、查手冊，給出并熟悉實驗所用各集成塊的引腳排列圖六、實驗報告六、實驗報告1、畫出實驗線路圖，記錄、整理實驗現(xiàn)象及實驗所得的有關(guān)波形。對實驗結(jié)果進行分析。2、總結(jié)使用集成計數(shù)器的體會。實驗五實驗五 555555 時基電路及其應(yīng)用時基電路及其應(yīng)用 一、實驗

47、目的一、實驗?zāi)康?1、熟悉 555 型集成時基電路結(jié)構(gòu)、工作原理及其特點 2、掌握 555 型集成時基電路的基本應(yīng)用 二、實驗原理二、實驗原理 集成時基電路又稱為集成定時器或 555 電路，是一種數(shù)字、模擬混合型的中規(guī)模集成電路，應(yīng)用十分廣泛。它是一種產(chǎn)生時間延遲和多種脈沖信號的電路，由于內(nèi)部電壓標準使用了三個 5K 電阻，故取名 555 電路。其電路類型有雙極型和 CMOS 型兩大類，二者的結(jié)構(gòu)與工作原理類似。幾乎所有的雙極型產(chǎn)品型號最后的三位數(shù)碼都是 555 或 556；所有的 CMOS 產(chǎn)品型號最后四位數(shù)碼都是7555 或 7556，二者的邏輯功能和引腳排列完全相同，易于互換。555 和

48、 7555是單定時器。556 和 7556 是雙定時器。雙極型的電源電壓VCC+5V+15V，輸出的最大電流可達 200mA，CMOS 型的電源電壓為+3+18V。 1、555 電路的工作原理 555 電路的內(nèi)部電路方框圖如圖 51 所示。它含有兩個電壓比較器，一個基本 RS 觸發(fā)器，一個放電開關(guān)管 T，比較器的參考電壓由三只 5K 的電阻器構(gòu)成的分壓器提供。它們分別使高電平比較器 A1 的同相輸入端和低電平比較器A2的反相輸入端的參考電平為和。A1與 A2的輸出端控制 RS 觸發(fā)器CCV32CCV31狀態(tài)和放電管開關(guān)狀態(tài)。當輸入信號自 6 腳，即高電平觸發(fā)輸入并超過參考電平時，觸發(fā)器復(fù)位，5

49、55 的輸出端 3 腳輸出低電平，同時放電開關(guān)管導(dǎo)通；CCV32當輸入信號自 2 腳輸入并低于時，觸發(fā)器置位，555 的 3 腳輸出高電平，CCV31同時放電開關(guān)管截止。 是復(fù)位端（4 腳） ，當0，555 輸出低電平。平時 端開路或接 VCC DRDRDR。 (a) (b)圖 51 555 定時器內(nèi)部框圖及引腳排列 VC是控制電壓端（5 腳） ，平時輸出作為比較器 A1 的參考電平，當CCV325 腳外接一個輸入電壓，即改變了比較器的參考電平，從而實現(xiàn)對輸出的另一種控制，在不接外加電壓時，通常接一個 0.01f 的電容器到地，起濾波作用，以消除外來的干擾，以確保參考電平的穩(wěn)定。T 為放電管，

50、當 T 導(dǎo)通時，將給接于腳 7 的電容器提供低阻放電通路。555 定時器主要是與電阻、電容構(gòu)成充放電電路，并由兩個比較器來檢測電容器上的電壓，以確定輸出電平的高低和放電開關(guān)管的通斷。這就很方便地構(gòu)成從微秒到數(shù)十分鐘的延時電路，可方便地構(gòu)成單穩(wěn)態(tài)觸發(fā)器，多諧振蕩器，施密特觸發(fā)器等脈沖產(chǎn)生或波形變換電路。 2、555 定時器的典型應(yīng)用 (1) 構(gòu)成單穩(wěn)態(tài)觸發(fā)器 圖 52(a)為由 555 定時器和外接定時元件 R、C 構(gòu)成的單穩(wěn)態(tài)觸發(fā)器。觸發(fā)電路由 C1、R1、D 構(gòu)成，其中 D 為鉗位二極管，穩(wěn)態(tài)時 555 電路輸入端處于電源電平，內(nèi)部放電開關(guān)管 T 導(dǎo)通，輸出端 F 輸出低電平，當有一個外部負

51、脈沖觸發(fā)信號經(jīng) C1加到 2 端。并使 2 端電位瞬時低于，低電平比較器動作，CCV31單穩(wěn)態(tài)電路即開始一個暫態(tài)過程，電容 C 開始充電，VC 按指數(shù)規(guī)律增長。當 VC充電到時，高電平比較器動作，比較器 A1 翻轉(zhuǎn)，輸出 V0 從高電平返回CCV32低電平，放電開關(guān)管 T 重新導(dǎo)通，電容 C 上的電荷很快經(jīng)放電開關(guān)管放電，暫態(tài)結(jié)束，恢復(fù)穩(wěn)態(tài)，為下個觸發(fā)脈沖的來到作好準備。波形圖如圖 52(b)所示。 暫穩(wěn)態(tài)的持續(xù)時間 tw（即為延時時間）決定于外接元件 R、C 值的大小。 tw 1.1RC通過改變 R、C 的大小，可使延時時間在幾個微秒到幾十分鐘之間變化。當這種單穩(wěn)態(tài)電路作為計時器時，可直接驅(qū)

52、動小型繼電器，并可以使用復(fù)位端（4 腳）接地的方法來中止暫態(tài)，重新計時。此外尚須用一個續(xù)流二極管與繼電器線圈并接，以防繼電器線圈反電勢損壞內(nèi)部功率管。 (a) (b)圖 52 單穩(wěn)態(tài)觸發(fā)器 (2) 構(gòu)成多諧振蕩器 如圖 53(a)，由 555 定時器和外接元件 R1、R2、C構(gòu)成多諧振蕩器，腳 2與腳 6 直接相連。電 路沒有穩(wěn)態(tài)， 僅存在兩個暫穩(wěn)態(tài)， 電路亦不需要外加觸發(fā)信號， 利用電源通過 R1、R2向 C 充電，以及 C 通過 R2向放電端 Ct 放電，使電路產(chǎn)生振蕩。 電容 C 在和之間充電和放電， 其波形如圖 53 (b)所示。CCV31CCV32輸出信號的時間參數(shù)是 Ttw1tw2

53、， tw10.7(R1R2)C， tw20.7R2C 555 電路要求R1 與R2 均應(yīng)大于或等于1K ，但R1R2應(yīng)小于或等于3.3M。 外部元件的穩(wěn)定性決定了多諧振蕩器的穩(wěn)定性，555 定時器配以少量的元件即可獲得較高精度的振蕩頻率和具有較強的功率輸出能力。因此這種形式的多諧振蕩器應(yīng)用很廣。 (a) (b)圖 53 多諧振蕩器 (3) 組成占空比可調(diào)的多諧振蕩器電路如圖 54，它比圖 53 所示電路增加了一個電位器和兩個導(dǎo)引二極管。D1、D2 用來決定電容充、放電電流流經(jīng)電阻的途徑（充電時 D1 導(dǎo)通，D2截止；放電時 D2導(dǎo)通，D1 截止） 。占空比 P2w1w1wtttBAABAARR

54、R)R0.7C(RC0.7R可見，若取 RARB 電路即可輸出占空比為 50的方波信號。 (4) 組成占空比連續(xù)可調(diào)并能調(diào)節(jié)振蕩頻率的多諧振蕩器圖 54 占空比可調(diào)的多諧振蕩器 圖 55 占空比與頻率均可調(diào)的多諧振蕩器電路如圖 145 所示。對 C1充電時，充電電流通過 R1、D1、RW2和 RW1；放電時通過 RW1、RW2、D2、R2。當 R1R2、RW2調(diào)至中心點，因充放電時間基本相等，其占空比約為 50，此時調(diào)節(jié) RW1 僅改變頻率，占空比不變。如 RW2調(diào)至偏離中心點，再調(diào)節(jié) RW1，不僅振蕩頻率改變，而且對占空比也有影響。RW1不變，調(diào)節(jié) RW2，僅改變占空比，對頻率無影響。因此，

55、當接通電源后，應(yīng)首先調(diào)節(jié)RW1使頻率至規(guī)定值，再調(diào)節(jié) RW2，以獲得需要的占空比。若頻率調(diào)節(jié)的范圍比較大，還可以用波段開關(guān)改變 C1 的值。(5) 組成施密特觸發(fā)器 圖 56 施密特觸發(fā)器 電路如圖 56，只要將腳 2、6 連在一起作為信號輸入端，即得到施密特觸發(fā)器。圖 57 示出了 vS，vi和 vO的波形圖。 設(shè)被整形變換的電壓為正弦波 vs，其正半波通過二極管 D 同時加到 555 定時器的 2 腳和 6 腳，得 vi為半波整流波形。當 vi上升到 時，vO從高CCV32電平翻轉(zhuǎn)為低電平；當 vi下降到 時，vO又從低電平翻轉(zhuǎn)為高電平。電路CCV31的電壓傳輸特性曲線如圖 58 所示?；?/p>

56、差電壓 VCCV32CCV31CCV31 圖 57 波形變換圖 圖 58 電壓傳輸特性 三、實驗設(shè)備與器件三、實驗設(shè)備與器件 1、 5V 直流電源 2、 雙蹤示波器 3、 連續(xù)脈沖源 4、 單次脈沖源 5、 音頻信號源 6、 數(shù)字頻率計 7、 邏輯電平顯示器 8、 5552 2CK132 電位器、電阻、電容若干 四、實驗內(nèi)容四、實驗內(nèi)容 1、 單穩(wěn)態(tài)觸發(fā)器 (1) 按圖 52 連線，取 R100K，C47f，輸入信號 vi由單次脈沖源提供，用雙蹤示波器觀測 vi，vC，vO波形。測定幅度與暫穩(wěn)時間。 (2) 將 R 改為 1K，C 改為 0.1f，輸入端加 1KHz 的連續(xù)脈沖，觀測波形vi，

57、vC，vO，測定幅度及暫穩(wěn)時間。 2、 多諧振蕩器 (1) 按圖 53 接線，用雙蹤示波器觀測 vc與 vo的波形，測定頻率。 (2) 按圖 54 接線，組成占空比為 50的方波信號發(fā)生器。觀測 vC，vO波形，測定波形參數(shù)。 (3) 按圖 55 接線，通過調(diào)節(jié) RW1和 RW2來觀測輸出波形。 3、施密特觸發(fā)器 按圖 56 接線，輸入信號由音頻信號源提供，預(yù)先調(diào)好 vS的頻率為1KHz，接通電源，逐漸加大 vS的幅度，觀測輸出波形，測繪電壓傳輸特性，算出回差電壓U。 4、模擬聲響電路按圖 59 接線，組成兩個多諧振蕩器，調(diào)節(jié)定時元件，使輸出較低頻率，輸出較高頻率，連好線，接通電源，試聽音響效

58、果。調(diào)換外接阻容元件，再試聽音響效果。圖 59 模擬聲響電路 五、實驗預(yù)習要求五、實驗預(yù)習要求 1、 復(fù)習有關(guān) 555 定時器的工作原理及其應(yīng)用。 2、 擬定實驗中所需的數(shù)據(jù)、表格等。 3、 如何用示波器測定施密特觸發(fā)器的電壓傳輸特性曲線？ 4、 擬定各次實驗的步驟和方法。 六、實驗報告六、實驗報告 1、 繪出詳細的實驗線路圖，定量繪出觀測到的波形 2、 分析、總結(jié)實驗結(jié)果實驗六實驗六D / A、A / D轉(zhuǎn)換器轉(zhuǎn)換器一、實驗?zāi)康囊?、實驗?zāi)康?、了解 D / A和 A / D轉(zhuǎn)換器的基本工作原理和基本結(jié)構(gòu)2、掌握大規(guī)模集成 D / A和 A / D轉(zhuǎn)換器的功能及其典型應(yīng)用二、實驗原理二、實驗原

59、理在數(shù)字電子技術(shù)的很多應(yīng)用場合往往需要把模擬量轉(zhuǎn)換為數(shù)字量，稱為模 / 數(shù)轉(zhuǎn)換器（A / D 轉(zhuǎn)換器，簡稱 ADC） ；或把數(shù)字量轉(zhuǎn)換成模擬量，稱為數(shù) / 模轉(zhuǎn)換器（D / A轉(zhuǎn)換器，簡稱 DAC） 。完成這種轉(zhuǎn)換的線路有多種，特別是單片大規(guī)模集成 A / D、D / A轉(zhuǎn)換器問世，為實現(xiàn)上述的轉(zhuǎn)換提供了極大的方便。使用者可借助于手冊提供的器件性能指標及典型應(yīng)用電路，即可正確使用這些器件。本實驗將采用大規(guī)模集成電路 DAC0832 實現(xiàn) D / A 轉(zhuǎn)換，ADC0809 實現(xiàn) A / D轉(zhuǎn)換。1、 D / A轉(zhuǎn)換器 DAC0832 DAC0832 是采用 CMOS 工藝制成的單片電流輸出型 8

60、 位數(shù) / 模轉(zhuǎn)換器。圖61 是 DAC0832 的邏輯框圖及引腳排列。圖 61 DAC0832 單片 D/A 轉(zhuǎn)換器邏輯框圖和引腳排列器件的核心部分采用倒 T 型電阻網(wǎng)絡(luò)的 8 位 D / A轉(zhuǎn)換器，如圖 62 所示。它是由倒 T 型 R2R 電阻網(wǎng)絡(luò)、模擬開關(guān)、運算放大器和參考電壓 VREF四部分組成。圖 62 倒 T 型電阻網(wǎng)絡(luò)D / A轉(zhuǎn)換電路運放的輸出電壓為 )2n2n1n1nnfREFO2D2(DR2RVV02D0 由上式可見，輸出電壓 VO 與輸入的數(shù)字量成正比，這就實現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。一個 8 位的 D / A轉(zhuǎn)換器，它有 8 個輸入端，每個輸入端是 8 位二進制數(shù)的