第22章存儲器和可編程邏輯器件

1、 半導(dǎo)體存儲器按存儲功能分有只讀存儲器和隨機存取存儲器；按構(gòu)成元件分有雙極型存儲器和MOS型存儲器。 本章分析只瀆存儲器和隨機存取存儲器的基本結(jié)構(gòu)與工作原理，介紹可編程邏輯器件的結(jié)構(gòu)原理和主要類型。第第第第第第222222章章章章章章 存儲器和可編程邏輯器件存儲器和可編程邏輯器件存儲器和可編程邏輯器件存儲器和可編程邏輯器件存儲器和可編程邏輯器件存儲器和可編程邏輯器件ROM的分類的分類掩膜ROM：不能改寫。PROM：只能改寫一次。EPROM：可以改寫多次。存儲器的分類存儲器的分類RAM：在工作時既能從中讀出（取出）信息，又能隨時寫入（存入）信息，但斷電后所存信息消失。ROM：在工作時只能從中讀出

2、信息，不能寫入信息，且斷電后其所存信息在仍能保持。2.1 只讀存儲器只讀存儲器ROM）22.1.1 ROM的結(jié)構(gòu)框圖的結(jié)構(gòu)框圖W0W1Wi12 nWD0 D1 Db-1 位線輸出數(shù)據(jù)0 單元1 單元i 單元2n-1 單元存儲體地址輸入字線地址譯碼器A0A1An-1存儲容量字線數(shù)位線數(shù)2nb（位）存儲單元地址存儲單元地址11D3 D2 D1 D0A1A0W0W1W2W31111&44位位ROM地址譯碼器地址譯碼器存儲矩陣存儲矩陣0100AAmW0111AAmW0122AAmW0133 AAmW310310330301321321220203 mmmWWWDmmWWDmmmWWWDmmWW

3、D22.1.2 ROM的工作原理的工作原理存儲內(nèi)容存儲內(nèi)容地 址A1 A0字 線W0 W1 W2 W3存 儲 內(nèi) 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 1對于給定的地址，相應(yīng)一條字線輸出高電平，與該字線相連接的或門輸出為 1，未連接的或門輸出為 0。11D3 D2 D1 D0A1A0W0W1W2W31111&地 址A1 A0字 線W0 W1 W2 W3存 儲 內(nèi) 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11

4、 0 1 10 1 0 11 1 0 00 1 1 1A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1=1D0=1D2=0地 址A1 A0字 線W0 W1 W2 W3存 儲 內(nèi) 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 111D3 D2 D1 D0A1A0W0W1W2W31111&A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1=0D0=1D2=1地 址A1 A0字 線W0 W1 W2 W3存 儲 內(nèi) 容D3 D2 D1 D00 00 11 01

5、11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 111D3 D2 D1 D0A1A0W0W1W2W31111&A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1=0D0=0D2=1地 址A1 A0字 線W0 W1 W2 W3存 儲 內(nèi) 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 111D3 D2 D1 D0A1A0W0W1W2W31111&A1=1A0=1W0=0W1=0W2=0W3=1D3=

6、0D1=1D0=1D2=1A1 A1 A0 A0 或門陣列(存儲矩陣)與門陣列(地址譯碼器) Y3 Y2 Y1 Y0m0m1m2m3ROM的簡化畫法的簡化畫法地址譯碼器產(chǎn)地址譯碼器產(chǎn)生了輸入變量生了輸入變量的全部最小項的全部最小項存儲矩陣實存儲矩陣實現(xiàn)有關(guān)最小現(xiàn)有關(guān)最小項的或運算項的或運算與與陣陣列列固固定定或或陣陣列列可可編編程程連接斷開22.1.3 ROM的陣列圖的陣列圖)13,12,11,10, 9 , 5 , 4 , 3 , 1 , 0()15,14,12, 9 , 7 , 1 ()15,14,13,12,11,10, 7 , 6()13, 8 , 4 , 1 (4321mYmYmYm

7、Y22.1.4 ROM的應(yīng)用的應(yīng)用1、用、用ROM實現(xiàn)組合邏輯函數(shù)實現(xiàn)組合邏輯函數(shù)邏輯表達式邏輯表達式狀態(tài)表或最狀態(tài)表或最小項表達式小項表達式 1 1 CBADBCBCAYDCBBCDDABYBCACABYCBAY4321按A、B、C、D排列變量，并將Y1、Y2擴展成為4變量的邏輯函數(shù)。m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15與門陣列(地址譯碼器)或門陣列(存儲矩陣)Y1 Y2 Y3 Y4A A B B C C D D 2 2 選選擇擇ROM，畫畫陣陣列列圖圖2、用、用ROM作函數(shù)運算表作函數(shù)運算表用ROM構(gòu)成能實現(xiàn)函數(shù)yx2的運算表電路。例例設(shè)x的取值范圍

8、為015的正整數(shù)，則對應(yīng)的是4位二進制正整數(shù)，用BB3B2B1B0表示。根據(jù)yx2可算出y的最大值是152225，可以用8位二進制數(shù)YY7Y6Y5Y4Y3Y2Y1Y0表示。由此可列出YB2即yx2的狀態(tài)表。輸 入輸 出注B3 B2 B1 B0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0十進制數(shù)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 0 0 0 0 00 0 0 0 0 0 0 10 0 0 0 0

9、1 0 00 0 0 0 1 0 0 10 0 0 1 0 0 0 00 0 0 1 1 0 0 10 0 1 0 0 1 0 10 0 1 1 0 0 0 10 1 0 0 0 0 0 00 1 0 1 0 0 0 10 1 1 0 0 1 0 00 1 1 1 1 0 0 11 0 0 1 0 0 0 01 0 1 0 1 0 0 11 1 0 0 0 1 0 01 1 1 0 0 0 0 10149162536496481100121144169196225狀狀態(tài)態(tài)表表邏邏輯輯表表達達式式)15,13,11, 9 , 7 , 5 , 3 , 1 (0)14,10, 6 , 2()13,1

10、1, 5 , 3()12,11, 9 , 7 , 5 , 4()15,13,11,10, 7 , 6()15,14,11,10, 9 , 8()15,14,13,12(01234567mYYmYmYmYmYmYmYm0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15與門陣列(地址譯碼器)或門陣列(存儲矩陣)Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0B3 B3 B2 B2 B1 B1 B0 B0陣列圖陣列圖3、用、用ROM作字符發(fā)生器電路作字符發(fā)生器電路輸出緩沖器A2A1A0 D4 D3 D2 D1 D0地址譯碼器用用ROM存儲字符存儲字符Z ROM的容量擴展的容量擴

11、展 28 27 26 25 24 23 22 21 20 19 18 17 16 1527256(32k8) 1 2 3 4 5 6 7 8 9 10 11 12 13 14VPP A12 A7 A6 A5 A4 A3 A2 A1 A0 O0 O1 O2 GNDVCC A14 A13 A8 A9 A11 OE A10 CS O7 O6 O5 O4 O3EPROM芯芯片片正常使用時，VCC=5V，VPP=5V。編程時，VPP=25V。OE為輸出使能端，OE=0時允許輸出；OE=1時，輸出被禁止，ROM輸出端為高阻態(tài)。CS為片選端，CS=0時，ROM工作；CS=1時，ROM停止工作，且輸出為高阻態(tài)

12、（不論OE為何值）。1、位擴展（字長的擴展）、位擴展（字長的擴展）地址總線A14A08位總線D7D08位總線D15D8CSOEA0 O0A14CS O7OEA0 O0A14CS O7OE16位數(shù)據(jù)總線D15D02725627256地址線及控制線分別并聯(lián)輸出一個作為高8位，另一個作為低8位用兩片用兩片27256擴展成擴展成32k16位位EPROM2、字擴展（字數(shù)擴展，地址碼擴展）、字擴展（字數(shù)擴展，地址碼擴展）用用4片片27256擴展成擴展成432k16位位EPROM地址總線 A16A0數(shù)據(jù)總線 D7D8OEA0 O0A14CS O7OEA0 O0A14CS O7OE27256(1)27256(

13、2)A0 O0A14CS O7OE27256(3)A0 O0A14CS O7OE27256(4)A0 Y0A1 Y1 Y2ST Y3 2174LS139Y0Y1Y2Y3OE端、輸出線及地址線分別并聯(lián)高位地址A15、A16作為2線-4線譯碼器的輸入信號，經(jīng)譯碼后產(chǎn)生的4個輸出信號分別接到4個芯片的CS端本節(jié)小結(jié)只讀存儲器在存入數(shù)據(jù)以后，不能用簡單的方法只讀存儲器在存入數(shù)據(jù)以后，不能用簡單的方法更改，即在工作時它的存儲內(nèi)容是固定不變的，只能更改，即在工作時它的存儲內(nèi)容是固定不變的，只能從中讀出信息，不能寫入信息，并且其所存儲的信息從中讀出信息，不能寫入信息，并且其所存儲的信息在斷電后仍能保持，常用

14、于存放固定的信息。在斷電后仍能保持，常用于存放固定的信息。ROM由地址譯碼器和存儲體兩部分構(gòu)成。地址由地址譯碼器和存儲體兩部分構(gòu)成。地址譯碼器產(chǎn)生了輸入變量的全部最小項，即實現(xiàn)了對輸譯碼器產(chǎn)生了輸入變量的全部最小項，即實現(xiàn)了對輸入變量的與運算；存儲體實現(xiàn)了有關(guān)最小項的或運算。入變量的與運算；存儲體實現(xiàn)了有關(guān)最小項的或運算。因此，因此，ROM實際上是由與門陣列和或門陣列構(gòu)成的組實際上是由與門陣列和或門陣列構(gòu)成的組合電路，利用合電路，利用ROM可以實現(xiàn)任何組合邏輯函數(shù)?？梢詫崿F(xiàn)任何組合邏輯函數(shù)。利用利用ROM實現(xiàn)組合函數(shù)的步驟：（實現(xiàn)組合函數(shù)的步驟：（1 1）列出函數(shù)）列出函數(shù)的狀態(tài)表或?qū)懗龊瘮?shù)的

15、最小項表達式。（的狀態(tài)表或?qū)懗龊瘮?shù)的最小項表達式。（2 2）選擇合適）選擇合適的的ROMROM，畫出函數(shù)的陣列圖。，畫出函數(shù)的陣列圖。22.2.1 RAM的分類的分類RAM有雙極型和MOS型兩大類。雙極型存儲速度快，但集成度較低，制造工藝復(fù)雜，功耗大，成本高，主要用于高速場合；MOS型速度較低，但集成度高，制造工藝簡單，功耗小，成本低，主要用于對工作速度要求不高的場合。在MOS型RAM中，又分為靜態(tài)RAM和動態(tài)RAM兩種，動態(tài)RAM存儲單元所用元件少，集成度高，功耗小，但不如靜態(tài)RAM使用方便。一般，大容量存儲器使用動態(tài)RAM，小容量存儲器使用靜態(tài)RAM。22.2 隨機存取存儲器（隨機存取存儲

16、器（RAM）RAM是由許許多多的基本寄存器組合起來構(gòu)成的大規(guī)模集成電路。RAM中的每個寄存器稱為一個字，寄存器中的每一位稱為一個存儲單元。寄存器的個數(shù)（字數(shù)）與寄存器中存儲單元個數(shù)（位數(shù)）的乘積，叫做RAM的容量。按照RAM中寄存器位數(shù)的不同，RAM有多字1位和多字多位兩種結(jié)構(gòu)形式。在多字1位結(jié)構(gòu)中，每個寄存器都只有1位，例如一個容量為10241位的RAM，就是一個有1024個1位寄存器的RAM。多字多位結(jié)構(gòu)中，每個寄存器都有多位，例如一個容量為2564位的RAM，就是一個有256個4位寄存器的RAM。22.2.2 RAM的結(jié)構(gòu)和工作原理的結(jié)構(gòu)和工作原理RAM主要由存儲矩陣、地址譯碼器、讀寫控

17、制電路和片選控制四部分組成。存儲矩陣地址譯碼器讀/寫控制電路地址碼輸入片選讀/寫控制輸入/輸出由大量寄存器構(gòu)成的矩陣用以決定訪問哪個字單元用以決定芯片是否工作用以決定對被選中的單元是讀還是寫讀出及寫入數(shù)據(jù)的通道X0X1X2X318 根列選擇線 Y0 Y1 Y732根行選擇線容量為2564 RAM的存儲矩陣存儲單元1024個存儲單元排成32行32列的矩陣每根行選擇線選擇一行每根列選擇線選擇一個字列Y11，X21，位于X2和Y1交叉處的字單元可以進行讀出或?qū)懭氩僮?，而其余任何字單元都不會被選中。地址的選擇通過地址譯碼器來實現(xiàn)。地址譯碼器由行譯碼器和列譯碼器組成。行、列譯碼器的輸出即為行、列選擇線，

18、由它們共同確定欲選擇的地址單元。A0A1A2A3A4X0X1X2X31A5 A6 A7Y0 Y1 Y7行譯碼器列 譯 碼 器2564 RAM存儲矩陣中，256個字需要8位地址碼A7A0。其中高3位A7A5用于列譯碼輸入，低5位A4A0用于行譯碼輸入。A7A0=00100010時，Y1=1、X2=1，選中X2和Y1交叉的字單元。000100 0 124 23 22 21 20 19 18 17 16 15 14 1361161 2 3 4 5 6 7 8 9 10 11 12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND VDD A8 A9 WE OE A10 CS

19、D7 D6 D5 D4 D3集成集成2kB8位位RAM6116寫入控制端片選端輸出使能端A0A10：地址碼輸入端，D0D7：數(shù)碼輸出端。22.2.3 RAM芯片簡介芯片簡介下圖是2114型RAM的外引線排列圖。它有18條引腳，雙列直插式封裝，其中：(1) A9A0是RAM的地址輸入端。(2) I/O3I/O0是RAM的數(shù)據(jù)輸入 /輸出端。(3) 該RAM的存儲容量為10244=4096個存儲單元。(4) R/W 是RAM的讀 /寫控制端。(5) CS是RAM的片選控制端。(6) 2114RAM采用NMOS工藝制造，電源UDD為5V。181716151413121110123456789UDDA

20、7A8A9A6A5A4A3A2A1I/O0I/O1I/O2I/O3R/WGNDCSA02114RAM(1K4)22.2.4 RAM的擴展的擴展I/O10241RAM(0)A0 A1 A9 R/W CSI/O0I/O1I/O10241RAM(7)A0 A1 A9 R/W CSI/O7A0A1A9R/WCSI/O10241RAM(1)A0 A1 A9 R/W CS將地址線、讀寫線和片選線對應(yīng)地并聯(lián)在一起輸入輸出（I/O）分開使用作為字的各個位線1. RAM位數(shù)的擴展A0A1A9R/WA10A11A12I/O0I/O1I/O3I/O2I/O0 I/O1 I/O2 I/O31k4RAM(7)A0 A1

21、 A9 R/W CSI/O0 I/O1 I/O2 I/O31k4RAM(1)A0 A1 A9 R/W CSI/O0 I/O1 I/O2 I/O31k4RAM(0)A0 A1 A9 R/W CSY0Y1Y2Y3Y4Y5Y6 Y73 線-8 線譯碼器A0 A1 A2輸入輸出（I/O）線并聯(lián)要增加的地址線A10A12與譯碼器的輸入相連，譯碼器的輸出分別接至8片RAM的片選控制端2. RAM字數(shù)的擴展本節(jié)小結(jié)：隨機存取存儲器（隨機存取存儲器（RAM）可以在任意時刻、對）可以在任意時刻、對任意選中的存儲單元進行信息的存入（寫入）或取出任意選中的存儲單元進行信息的存入（寫入）或取出（讀出）操作。與只讀存儲

22、器（讀出）操作。與只讀存儲器ROM相比，相比，RAM最大最大的優(yōu)點是存取方便，使用靈活，既能不破壞地讀出所的優(yōu)點是存取方便，使用靈活，既能不破壞地讀出所存信息，又能隨時寫入新的內(nèi)容。其缺點是一旦停電，存信息，又能隨時寫入新的內(nèi)容。其缺點是一旦停電，所存內(nèi)容便全部丟失。所存內(nèi)容便全部丟失。RAM由存儲矩陣、地址譯碼器、讀寫控制電由存儲矩陣、地址譯碼器、讀寫控制電路、輸入輸出電路和片選控制電路等組成。實際上路、輸入輸出電路和片選控制電路等組成。實際上RAMRAM是由許許多多的基本寄存器組合起來構(gòu)成的大規(guī)是由許許多多的基本寄存器組合起來構(gòu)成的大規(guī)模集成電路。模集成電路。當單片當單片RAM不能滿足存儲

23、容量的要求時，可以不能滿足存儲容量的要求時，可以把若干片把若干片RAM聯(lián)在一起，以擴展存儲容量，擴展的聯(lián)在一起，以擴展存儲容量，擴展的方法有位擴展和字擴展兩種，在實際應(yīng)用中，常將兩方法有位擴展和字擴展兩種，在實際應(yīng)用中，常將兩種方法相互結(jié)合來達到預(yù)期要求。種方法相互結(jié)合來達到預(yù)期要求。PLD分類分類分類與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)2.3 可編程邏輯器件（可編程邏輯器件（PLD）22.3.1 PLD的結(jié)構(gòu)框的結(jié)構(gòu)框圖圖輸入電路與門陣列或門陣列輸入輸出輸入項與項或項輸出電路1&1A B C DA B C DY=A

24、CDY=A+B+CAAA (a) 緩沖器畫法 (b) 與門畫法 (c) 或門畫法PLD的結(jié)構(gòu)框圖的結(jié)構(gòu)框圖門電路的簡化畫法門電路的簡化畫法1. 導(dǎo)線交叉點的含義(a) 固定連接(b) 編程連接(c) 斷開連接PLD中三種交叉點 上圖中兩條導(dǎo)線的交叉點處，有三種含義。圖(a)的圓點表示兩條導(dǎo)線是連通的，該點是固定連接點；圖(b)的叉點也表示兩線是連通的，但該點是編程點；圖(c)既無圓點又無叉點，表示兩線是斷開的，或是已被擦除過，兩線已不再連通。2. 與門和或門的圖形符號 下圖表明了與門和或門在PLD中的畫法。ABCYYABC1ABCYYABCY1ABDDAB CY1Y2ABC1Y2AB CD(a

25、) 與門(b) 或門常規(guī)畫法PLD畫法PLD畫法常規(guī)畫法3. 緩沖器的圖形符號 下圖表示緩沖器。Y1A為反相緩沖器的輸出，Y2A為同相緩沖器的輸出。緩沖器可以提供互補的原變量A和反變量A，還可以增強帶負載的能力。緩沖器緩沖器Y1AY2AA122.3.2 可編程只讀存儲器可編程只讀存儲器1. 一次編程只讀存儲器(PROM)可編程只讀存儲器有PROM、EPROM和EEPROM。其結(jié)構(gòu)是：在存儲矩陣的每個交叉點處都制作了二極管或雙極型晶體管或MOS場效應(yīng)管，而且，每個管子都串聯(lián)了一個快速熔絲，如圖1所示。圖2是PROM存儲矩陣全部存1的示意圖。(b)(c)(a)字線位線圖1 PROM存儲單元中的熔絲

26、W0W1W2W3D0D1D2D3+Ucc圖2 存儲矩陣全部存11D3 D2 D1 D0(固定固定)(可編程可編程)22.3.3 可編程邏輯陣列可編程邏輯陣列PLA 可編程邏輯陣列(PLA)是由可編程與與陣列和可編程或或陣列組成，其結(jié)構(gòu)如圖所示。PLA與PROM的結(jié)構(gòu)相似，其區(qū)別在于譯碼器(與與陣列)部分也可以由用戶自己編程。1D3 D2 D1 D0(可編程可編程)(可編程可編程) PLA的應(yīng)用的應(yīng)用用用PLA實現(xiàn)邏輯函數(shù)的基本原理實現(xiàn)邏輯函數(shù)的基本原理是基于函數(shù)的最簡與或表達式是基于函數(shù)的最簡與或表達式CBADBCBCAYDCBBCDDABYBCACABYABCCBACBACBACBAY432

27、1例例用PLD實現(xiàn)下列函數(shù)各函數(shù)已是最簡111A B C D與陣列(可編程) 或陣列(可編程)1&1111Y1 Y2 Y3 Y4陣陣列列圖圖22.3.4 可編程陣列邏輯可編程陣列邏輯PAL 可編程陣列邏輯陣列(PAL)的基本結(jié)構(gòu)與PLA相似，也是由可編程與與陣列和可編程或或陣列組成。但有兩點不同：PAL的或或陣列是固定的，不用編程；PAL在兩個基本邏輯陣列之外，它的輸出端還備有不同的輸出電路和反饋電路，供電路設(shè)計者選用。目前常用的此種器件的輸入端可達20個，與與邏輯陣列的與與項可達80個。每個或或門輸入端可達16個。 PAL的基本結(jié)構(gòu)如圖(a)所示。實際產(chǎn)品常畫成圖(b)所示的陣列圖。

28、兩種畫法后者邏輯關(guān)系更清晰。與陣列(可編程)D1D0D2111111A0A1A2A0A1A2A0A1A2或陣列(固定)PAL 基 本 結(jié) 構(gòu) 圖 (a)或陣列與陣列A0A1A2D1D0D2A0A1A2A0A1A2111&111PAL 基 本 結(jié) 構(gòu) 圖 (b) GAL (Generic Array Logic)的結(jié)構(gòu)及其工作原理 GAL的基本陣列結(jié)構(gòu) GAL的工作模式和邏輯組態(tài) GAL16V8的編程 GAL的基本陣列結(jié)構(gòu) 下圖給出GAL的基本結(jié)構(gòu)框圖。由圖看出GAL是由可編程的與陣列、固定(不可編程)的或陣列、可編程的輸出邏輯宏單元(OLMC)三部分主要電路構(gòu)成。 22.3.5 通用陣

29、列邏輯通用陣列邏輯GAL組成組成: 8 8個輸入緩沖器個輸入緩沖器 8 8個輸出個輸出/ /反饋緩沖器反饋緩沖器 8 8個三態(tài)輸出緩沖器個三態(tài)輸出緩沖器 8 8個輸出邏輯宏單元個輸出邏輯宏單元 1 1個時鐘輸入個時鐘輸入CLK CLK 緩緩沖器沖器 1 1個輸出使能緩沖器個輸出使能緩沖器 1 1個可編程的與陣列個可編程的與陣列引腳圖引腳圖1個輸出使個輸出使能緩沖器能緩沖器8個個輸輸出出/反反饋饋緩緩沖沖器器8個個三三態(tài)態(tài)輸輸出出緩緩沖沖器器8個個輸輸入入緩緩沖沖器器1個可編程的個可編程的與陣列與陣列 1個時鐘輸入個時鐘輸入CLK 緩沖器緩沖器8個輸出邏個輸出邏輯宏單元輯宏單元 通用型通用型GA

30、Ll6V8的電路結(jié)構(gòu)的電路結(jié)構(gòu) 上圖給出上圖給出GALl6V8的邏輯圖和引腳圖。的邏輯圖和引腳圖。 (1) GALl6V8是是20引腳的雙列直插式引腳的雙列直插式IC芯片。芯片。 (2) 29是是8條輸入引線，條輸入引線，1219是是8條輸出引線，從條輸出引線，從8個三態(tài)非門輸出。個三態(tài)非門輸出。8個輸入緩沖器個輸入緩沖器,8個反饋緩沖器個反饋緩沖器,8個輸出三態(tài)緩沖器。個輸出三態(tài)緩沖器。 (3) 輸出端的輸出端的8個輸出邏輯宏單元個輸出邏輯宏單元(OLMC12OLMC19)。(4)可編程與陣列有可編程與陣列有64行行32列列,共共2048個編程點。與陣列共分個編程點。與陣列共分8個陣列塊。個

31、陣列塊。每個陣列塊有每個陣列塊有8條行線條行線,每條行線各接一個與門。與門的輸出稱為乘積項每條行線各接一個與門。與門的輸出稱為乘積項(與項與項)。每一個陣列塊中最上面一個與門的輸出稱為第一與項。每一個陣列塊中最上面一個與門的輸出稱為第一與項。32條列輸條列輸入線分別同入線分別同8個輸入緩沖器和個輸入緩沖器和8個反饋緩沖器的個反饋緩沖器的32個輸出相接個輸出相接,其中偶數(shù)號其中偶數(shù)號列輸入線分別同各緩沖器的原變量輸出端相接列輸入線分別同各緩沖器的原變量輸出端相接,而奇數(shù)號列輸入線分別同而奇數(shù)號列輸入線分別同各緩沖器的反變量輸出端相接。各緩沖器的反變量輸出端相接?；蜿嚵杏苫蜿嚵杏?個或門組成個或門

32、組成, 8個或門分別包含在個或門分別包含在8個個OLMC中，它們和與陣列中，它們和與陣列的連接是固定的。同的連接是固定的。同GAL16V8相比相比,GAL20V8的不同之處在于增加了兩個的不同之處在于增加了兩個輸入多路開關(guān)輸入多路開關(guān)IMUX,增加了增加了4個引腳和個引腳和8條列輸入線。其他電路的工作原理條列輸入線。其他電路的工作原理均與均與GAL16V8相同。相同。(5)1號引腳號引腳(I/CK)經(jīng)一級緩沖器引至經(jīng)一級緩沖器引至OLMC的的CK端和端和OLMC19的的m端。端。 (6)8個個OLMC的內(nèi)部電路結(jié)構(gòu)完全相同的內(nèi)部電路結(jié)構(gòu)完全相同,外部引線稍有不同外部引線稍有不同,每個每個OLMC都有一個標有都有一個標有m(鄰級號鄰級號)的端子。此端子同鄰級的端子。此端子同鄰級OLMC輸出端來的引線輸出端來的引線相接相接,若用若用n表示本級號表示本級號,用用m表示鄰級號表示鄰級號,則則OLMC13OLMC15的鄰級號的鄰級號m=n-1,OLMC16OLMC18的鄰級號的鄰級號m=n+1。然而。然而OLMC12的的m端與端與11號引腳相接號引腳相接,OLMC19的的m端與端與1號引腳號引腳(經(jīng)一級緩沖器）相接。經(jīng)一級緩沖器）相接。OLMC15和和OLMC16與其他與其他6個宏單元不同之處是沒有去鄰級引線。也就決定與個宏單元不同之處是沒有去