數(shù)字電路課程lecture11

1、LOGO數(shù)字電路數(shù)字電路W6L1600+1373-600-8729 喻平喻平NITW6L1主要內(nèi)容內(nèi)容回顧內(nèi)容回顧1算術(shù)運(yùn)算電路算術(shù)運(yùn)算電路2可編程邏輯器件可編程邏輯器件3NIT內(nèi)容回顧編碼器與譯碼器數(shù)據(jù)分配器和選擇器利用譯碼器和數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)數(shù)值比較器NITW6L1主要內(nèi)容內(nèi)容回顧內(nèi)容回顧1算術(shù)運(yùn)算電路算術(shù)運(yùn)算電路2可編程邏輯器件可編程邏輯器件3NIT半加器和全加器 A B S C HA FA Ai Bi Ci-1 Ci Si 在兩個二進(jìn)制數(shù)相加時，不考慮低位來的進(jìn)位的相加 -半加 在兩個二進(jìn)制數(shù)相加時，考慮低位進(jìn)位的相加 -全加 加法器分為半加器和全加器兩種。半加器全加器兩個1位二

2、進(jìn)制數(shù)相加:NIT半加器不考慮低位進(jìn)位，將兩個1位二進(jìn)制數(shù)A、B相加的器件。 半加器的真值表 邏輯表達(dá)式1000C011110101000SBA 半加器的真值表 A B =1 & C=AB BAS BABAS+=如用與非門實現(xiàn)最少要幾個門?C = AB 邏輯圖NIT全加器1110100110010100全加器真值表 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 111011101001110010100000CSCBANIT全加器

3、iiiii CBAABCCBACBACBASiiio)( CBAABBCACBAABC S A B Ci Co BA iCBA AB i)(CBA 1 CO CO A B S CO Ci C O C I 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi NIT構(gòu)建全加器的其他方法 你能用74x15174x138設(shè)計全加器嗎? 用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同?iiiii CBAABCCBACBACBASiiio)( CBAABBCACBAABC NIT加法器的應(yīng)用1110100110010100全加器真值表 11

4、1011101001110010100000CSCBAABC有奇數(shù)個1時S為1；ABC有偶數(shù)個1和全為0時S為0。-用全加器組成三位二進(jìn)制代碼奇偶校驗器用全加器組成八位二進(jìn)制代碼奇偶校驗器，電路應(yīng)如何連接？NIT多位加法器:串行進(jìn)位加法器（1）串行進(jìn)位加法器如何用1位全加器實現(xiàn)兩個四位二進(jìn)制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的進(jìn)位信號送給鄰近高位作為輸入信號，采用串行進(jìn)位加法器運(yùn)算速度不高。 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C3 C0 C1 C2 FA0 FA1 FA2 FA3 0NIT多位加法器:超前進(jìn)位加法器定義兩

5、個中間變量Gi和Pi ： Gi= AiBi 提高運(yùn)算速度的基本思想：設(shè)計進(jìn)位信號產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進(jìn)位信號，而無需等待最低位的進(jìn)位信號。定義第i 位的進(jìn)位信號（Ci ）：1 iiiiiiC)BA(BACCi= GiPi Ci-1 1 iiiiCBAS)BA(piii NIT多位加法器:超前進(jìn)位加法器Ci= GiPi Ci-1 1 iiiiCBAS在C-1=0時，每一位的進(jìn)位只與Pi, Gi 有關(guān)，可以并行實現(xiàn)。NIT超前進(jìn)位集成4位加法器74LS283 A3 B2 A2 B1 A1 B0 A0 C1 74HC283 B3 CO S3 S2 S1 S0 74

6、HC283邏輯框圖 VCC B3 S3 CO A2 S2 A3 B2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 S1 B0 C1 GND A1 S0 A0 B1 74HC283引腳圖NIT74LS283邏輯圖 B3 A3 B2 A2 B1 A1 B0 A0 C1 & 1 & 1 & 1 & 1 & 1 1 1 & & & & C O (C3) & P3 1 1 & & & & P2 1 1 & & & P1 1 1 &

7、; & P0 1 1 S3 1 S2 1 S1 1 S0 NIT74LS283應(yīng)用舉例 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 CO S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。例1. 用兩片74LS283構(gòu)成一個8位二進(jìn)制數(shù)加法器。NIT74LS283應(yīng)用舉例 B1 B0 B3

8、B2 A1 A0 A3 A2 S3 74283 S2 S1 S0 C1 CO 0 8421碼輸入余3碼輸出1 10 0用74283構(gòu)成將8421BCD碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路 。8421碼余3碼000000010010001101000101+0011+0011+0011CONIT集成超前進(jìn)位產(chǎn)生器74LS182 Cn+x Cn+y Cn+z 3P3 Cn & & 1 1 1 1 1 3G2P3 2G3 1P3 1G3 0P3 0GP G& & & & & & & & & & & &am

9、p; 邏輯圖 74LS182 Cn+x Cn+y Cn+z G P Cn G0 P0 G1 P1 G2 P2 G3 P3 邏輯符號NIT減法運(yùn)算電路 在實際應(yīng)用中，通常是將減法運(yùn)算變?yōu)榧臃ㄟ\(yùn)算來處理，即采用加補(bǔ)碼的方法完成減法運(yùn)算。若n位二進(jìn)制的原碼為N原，則與它相對應(yīng)的2 的補(bǔ)碼為N補(bǔ)=2N N原補(bǔ)碼與反碼的關(guān)系式N補(bǔ)=N反+1設(shè)兩個數(shù)A、B相減，利用以上兩式可得A B=A+B補(bǔ)2n=A+B反+12nNIT減法運(yùn)算電路1）AB 0的情況。2）AB 0的情況。 結(jié)果表明，在AB 0時，如加補(bǔ)進(jìn)位信號為1，所得的差就是差的原碼。在AB 0時，如加補(bǔ)的進(jìn)位信號為0，所得的差是差絕對值的補(bǔ)碼。A=0

10、101 ，B=0001A= 0001 ，B=0101 0 1 0 1 A 1 1 1 0 B反反 + 1 1 0 1 0 0 0 0 0 1 A 1 0 1 0 B反反 + 1 0 1 1 0 0 NIT輸出為原碼的4位減法運(yùn)算邏輯圖 D3 D2 D1 D0 =11 =11 =11 =11 0 C 1 74HC283(I) A0 A1 A2 A3 B0 B1 B2 B3 S3 S2 S1 S0 CO V 1 C 1 1 74HC283(I) A0 A1 A2 A3 B0 B1 B2 B3 S3 S2 S1 S0 D3 D2 D1 D0 1 1 1 1 CO A0 A1 A2 A3 B0 B1

11、B2 B3 0110NITW6L1主要內(nèi)容內(nèi)容回顧內(nèi)容回顧1算術(shù)運(yùn)算電路算術(shù)運(yùn)算電路2可編程邏輯器件可編程邏輯器件3NIT組合可編程邏輯器件可編程邏輯器件是一種可以由用戶定義和設(shè)置邏輯功能的器件。該類器件具有邏輯功能實現(xiàn)靈活、集成度高、處理速度快和可靠性高等特點。NITPLD結(jié)構(gòu)、表示方法及分類與門陣列或門陣列乘積項和項PLD主體輸入電路輸入信號互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號 可由或陣列直接輸出，構(gòu)成組合輸出； 通過寄存器輸出，構(gòu)成時序方式輸出。1、PLD的基本結(jié)構(gòu)NITPLD結(jié)構(gòu)、表示方法及分類輸 出 或門陣列 與門陣列 輸 入 B A Y Z (b) 與門陣列或門陣列乘積項和項互補(bǔ)輸

12、入NITPLD結(jié)構(gòu)、表示方法及分類2. PLD的邏輯符號表示方法(1) 連接的方式 硬硬線線連連接接單單元元 被被編編程程接接通通單單 被被編編程程擦擦除除單單元元 NITPLD結(jié)構(gòu)、表示方法及分類(2)基本門電路的表示方式L=A+B+C+ DDA BCF1=ABC與門或門A B C DF1 AB C& L AB C1L DF1=A+B+C+D NITPLD結(jié)構(gòu)、表示方法及分類 L4 A B A B L3 A B A B L3 A B A B A A A A EN EN 三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門 A A A 輸入緩沖器NITPLD結(jié)構(gòu)、表示方法及分類(3) 編程連

13、接技術(shù) A L B C D L VCC A B C D 熔絲熔絲 PLD表示的與門熔絲工藝的與門原理圖NITVCC+(5V) R 3kW L D1 D2 D3 A B C 高電平A、B、C有一個輸入低電平0VA、B、C三個都輸入高電平+5V5V0V5V低電平 L VCC A B C D 5V5V5VL=ABCNIT(4) 浮柵MOS管開關(guān)用不同的浮柵MOS管連接的PLD，編程信息的擦除方法也不同。SIMOS管連接的PLD，采用紫外光照射擦除；Flotox MOS管和快閃疊柵MOS管，采用電擦除方法。浮柵MOS管疊柵注入MOS(SIMOS)管浮柵隧道氧化層MOS(Flotox MOS)管快閃(F

14、lash)疊柵MOS管NIT 當(dāng)浮柵上帶有負(fù)電荷時，使得MOS管的開啟電壓變高，如果給控制柵加上VT1控制電壓，MOS管仍處于截止?fàn)顟B(tài)。若要擦除，可用紫外線或X射線，距管子2厘米處照射15-20分鐘。 當(dāng)浮柵上沒有電荷時，給控制柵加上大于VT1的控制電壓 ，MOS管導(dǎo)通。a.疊柵注入MOS(SIMOS)管 25V25VGND5V5VGND iD VT1 VT2 vGS 浮柵無電子 O 編程前 iD VT1 VT2 vGS 浮柵無電子 浮柵有電子 O 編程前 編程后 NIT浮柵延長區(qū)與漏區(qū)N+之間的交疊處有一個厚度約為80(埃)的薄絕緣層遂道區(qū)。當(dāng)遂道區(qū)的電場強(qiáng)度大到一定程度，使漏區(qū)與浮柵間出現(xiàn)

15、導(dǎo)電遂道，形成電流將浮柵電荷泄放掉。遂道MOS管是用電擦除的，擦除速度快。 N+ N+ 隧隧道道 P P型型襯襯底底 源源極極s s 控控制制柵柵g gc c 漏漏極極d d 浮浮柵柵d s gc gf b.浮柵隧道氧化層MOS(Flotox MOS)管 NIT結(jié)構(gòu)特點: 1.閃速存儲器存儲單元MOS管的源極N+區(qū)大于漏極N+區(qū)，而SIMOS管的源極N+區(qū)和漏極N+區(qū)是對稱的； 2. 浮柵到P型襯底間的氧化絕緣層比SIMOS管的更薄。c.快閃疊柵MOS管開關(guān) （Flash Memory)特點：結(jié)構(gòu)簡單、集成度高、編程可靠、擦除快捷。 N+ N+ P P 型襯底型襯底 源極源極s s 控制柵控制

16、柵 g gc c 漏極漏極d d 浮柵浮柵d s gc gf NIT3.PLD的分類PROMPLAPALGAL低密度可編程邏輯器件（LDPLD）EPLDCPLDFPGA高密度可編程邏輯器件（HDPLD）可編程邏輯器件（PLD）按集成密度劃分為NITPLD中的三種與、或陣列 與與陣陣列列 B A L1 L0 可可編編程程 或或陣陣列列 固固定定 與陣列、或陣列均可編程(PLA)與陣列固定，或陣列可編程(PROM)與陣列可編程，或陣列固定(PAL和GAL等) 與陣列與陣列 B A L1 L0 可編程可編程 或陣列或陣列 可編程可編程 與與陣陣列列 B A L1 L0 或或陣陣列列 可可編編程程 固固定定 按PLD中的與、或陣列是否編程分NIT組合邏輯電路的 PLD 實現(xiàn)例1 由PLA構(gòu)成的邏輯電路如圖所示，試寫出該電路的邏輯表達(dá)式，并確定其邏輯功能。寫出該電路的邏輯表達(dá)式： Bn An Sn Cn+1 Cn NITPLD實現(xiàn)全加器nnnnnnnnnnnnnnnnnnn