數(shù)字邏輯第3章-組合邏輯電路

1、第第3章章 組合邏輯電路組合邏輯電路3.1 邏輯門電路邏輯門電路3.2 邏輯函數(shù)的實現(xiàn)邏輯函數(shù)的實現(xiàn)：1.定義：任何時刻電路的穩(wěn)定輸出僅與當前的輸入定義：任何時刻電路的穩(wěn)定輸出僅與當前的輸入 值有關(guān)而與電路過去的輸入無關(guān)值有關(guān)而與電路過去的輸入無關(guān)。 組合邏輯電路 X1 X2 Xn F1 F2 Fm 輸 入 輸 出 ),( ),(),(2121212111nmmnnXXXfFXXXfFXXXfF XfF 特點特點電路由邏輯門組成，無記憶功能電路無反饋回路3.3.1簡單邏輯門電路1 二極管與門二極管與門CCVBAA/v B/v Y/v 0 0 0.7 0 3 0.7 3 0 0.7 3 3 3&

2、YBA一、基本邏輯門1)與門F&BABAFABF0000101001113.1 邏輯門電路邏輯門電路2 二極管或門二極管或門A/v B/v Y/v 0 0 0 0 3 2.3 3 0 2.3 3 3 2.31YBARYBA2 二極管或門二極管或門A/v B/v Y/v 0 0 0 0 3 2.3 3 0 2.3 3 3 2.31YBARYBA3 三極管非門三極管非門BRCRCEViVEiCiBiCCV當輸入為低電平時，三極管處于截止狀態(tài)。iCEV=VCCCEV=V當輸入為高電平時，三極管處于飽和狀態(tài)。CESCEV=V三極管開關(guān)等效電路三極管開關(guān)等效電路CESCEV=VbsbiibicieiCC

3、VCRBRCCCEV=V0=ibiVBEC電路電路共發(fā)射極“關(guān)態(tài)”等效共發(fā)射極“關(guān)態(tài)”等效CCVCRbRBEC電路電路共發(fā)射極“開態(tài)”等效共發(fā)射極“開態(tài)”等效2)或門F1BABAFABF0000111011113)非門F1AAF AF0110二、復(fù)合邏輯門1)與非門邏輯符號:F&BAA BF 0 0 0 1 1 0 1 11110真值表:2)或非門邏輯符號:F1BAA BF 0 0 0 1 1 0 1 11000真值表:3)與或非門邏輯符號: & 1FABC DCDABF4)異或門BAFA BF 0 0 0 1 1 0 1 10110BABABAFF=1ABAA 0AA 10 AA1 AA5)

4、同或門A BF 0 0 0 1 1 0 1 11001ABBABAFF=1ABF=A BBA 3.2 邏輯函數(shù)的邏輯門實現(xiàn)BAF)2AF ) 1AA1 AF&AF&A 1 BAF&BA&一、邏輯函數(shù)的與非門實現(xiàn)邏輯函數(shù)的與非門實現(xiàn)BAF)3BABABA11F&CBABF)4CBABCBAB &BA&CBF&邏輯函數(shù)的與非門實現(xiàn)與非門多余輸入端的處理方法(a) 接電源; (b) 通過R接電源; （c） 與使用輸入端并聯(lián)&UI UCCUO&UI UCCUO&UIUO(a)(b)(c)R邏輯函數(shù)的與非門實現(xiàn)二、邏輯函數(shù)的或非門實現(xiàn)BAF)2AF ) 10 AF1A 0 BABAF1BA1BAF)3B

5、ABA11F1)()4CBBAFCBBA)()(CBBA1BA1CBF1邏輯函數(shù)的或非門實現(xiàn)或非門多余輸入端的處理方法(a) 接地; (b) 通過R接地; （c） 與使用輸入端并聯(lián)1UI UCCUOUIUO1UI UCCUO(a)(b)(c)1R 或非門多余輸入端的三種處理方法:三、邏輯函數(shù)的與或非門實現(xiàn)AF ) 1AAAAAF & 1BAF)20BABAF)3BBAABA & 1FAB1 & 1FAB1邏輯函數(shù)的與或非門實現(xiàn)B & 1FAB1CCBABCBABF)4 邏輯函數(shù)的與或非門實現(xiàn)CBACBACBAF)()(=1ABCF=1F=1ACB四、邏輯函數(shù)的異或門實現(xiàn)DCBAF=1AB=1C

6、DF=1邏輯函數(shù)的異或門實現(xiàn)3.兩種特殊的邏輯門1.集電極開路邏輯門輸出端可以線與。FBA& 1. 集電極開路門（集電極開路門（OC門）門） 在實際使用中，可直接將幾個邏輯門的輸出端相連，這種輸出直接相連，實現(xiàn)輸出與功能的方式稱為線與。圖9所示為實現(xiàn)線與功能的電路。即 Y=Y1Y2 但是普通TTL與非門的輸出端是不允許直接相連的， 因為當一個門的輸出為高電平（Y1），另一個為低電平（Y2）時， 將有一個很大的電流從UCC經(jīng)Y1到Y(jié)2，到導(dǎo)通門的T5管，如圖10所示。圖9 與非門的線與連接圖圖 10TTL與非門直接線與的情況&ABCY&DY1Y2 UCCUCCR5T2T3T4T5T5R5Y1Y2

7、UOLT4圖 11OC門電路 OC(Open Collector)門， 其電路及符號如圖11所示。T1T2 UCCR1T5 UCCR2R3YABC&ABCYRL(a)(b) 圖 12OC門線與邏輯 T5的集電極是斷開的，必須經(jīng)外接電阻RL接通電源后，電路才能實現(xiàn)與非邏輯及線與功能。 圖12是實現(xiàn)線與邏輯的OC門， 其邏輯表達式為EFCDABY&RLBACDEFY UCC圖 13 RL的選取 外接電阻RL的選取。 假設(shè)有n個OC門接成線與的形式，其輸出負載為m個TTL與非門，如圖13所示。 &111 UCCRLIOHIIHLRIIIHIIHIOHIOH12m&111 UCCRLIOLIISLRI

8、IISIIS12m UCC3.6 V(a)(b) 當所有OC門都為截止狀態(tài)時，輸出電壓UO為高電平，為保證輸出的高電平不低于規(guī)定值，RL不能太大。RL的最大值為式中, n為OC門并聯(lián)的個數(shù)，m為并聯(lián)負載門的個數(shù)，IOH為OC門輸出管截止時的漏電流，IIH為負載門輸入端為高電平時的輸入漏電流。 IHOHOHCCLmInIUURminmax 式中, ILmax是導(dǎo)通OC門所允許的最大漏電流，IIS為負載門的輸入短路電流。 綜合以上兩種情況，RL的選取應(yīng)滿足： RLminRLRLmax為了減少負載電流的影響，RL值應(yīng)選接近RLmin的值。2.三態(tài)邏輯門EN ABF0高阻態(tài)10011011110111

9、10FEN&ABFENAB&三態(tài)門電路、 符號 三態(tài)門（TSL門） 三態(tài)門，是指邏輯門的輸出除有高、低電平兩種狀態(tài)外，還有第三種狀態(tài)高阻狀態(tài)（或稱禁止狀態(tài)）的門電路，簡稱TSL(Tristate Logic)門。電路如圖所示。T1T2R1 UCCR2R3YEABT5T4T3R5R4DABEY(b)ABY(c)(a)E&EN&EN E為控制端或稱使能端。 當E1時，二極管D截止，TSL門與TTL門功能一樣： 當E0時，T1處于正向工作狀態(tài)，促使T2、T5截止， 同時, 通過二極管D使T3基極電位鉗制在V左右，致使T4也截止。這樣T4、T5都截止，輸出端呈現(xiàn)高阻狀態(tài)。 TSL門中控制端E除高電平有

10、效外，還有為低電平有效 的，這時的電路符號如圖(c)所示。 BAY1ENAEN&2ENBEN&3ENCEN&總線單向總線1ENiDEN&ODEN&雙向總線總線&CSR/WI/ODD片選和讀寫控制電路片選和讀寫控制電路讀讀/寫與刷新操作的寫與刷新操作的CAS轉(zhuǎn)換電路轉(zhuǎn)換電路&1&讀讀/寫寫控制控制CAS刷新刷新延時延時CAS組合電路的分析步驟大致如下: 根據(jù)給定的邏輯電路圖，寫出各輸出端的 邏輯表達式； 對各邏輯表達式進行化簡與變換 列出真值表 4. 邏輯功能的評述 在分析的過程中，完成第二步即通過對輸出表達式的化簡與變換，若邏輯功能已明朗，則可通過表達式進行邏輯功能的評述；一般情況下，必須分析

11、真值表中輸出和輸入之間取值關(guān)系，才能準確判斷電路的邏輯功能。 3.3 組合邏輯電路的分析組合邏輯電路的分析邏邏輯輯電電路路圖圖功功能能真真值值表表邏邏輯輯表表達達式式基基本本形形式式與與或或,或或與與轉(zhuǎn)換轉(zhuǎn)換逐級電平分析法逐級電平分析法逐級邏輯分析法逐級邏輯分析法ABCY&二二、 分析舉例分析舉例邏輯圖邏輯圖邏輯表邏輯表達式達式 1 1 最簡與或最簡與或表達式表達式化簡 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY從輸入到輸出逐級寫出ACBCABYYYY 321最簡與或最簡與或表達式表達式 3 真值表真值表CABCABY 3 4 電路的邏電路的邏輯功能輯功能當輸入A、B

12、、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。所以這個電路實際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。 4 Y31111ABCYY1Y21邏輯圖邏輯圖邏輯表邏輯表達式達式BABBABBACBAY最簡與或最簡與或表達式表達式真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用與非門實現(xiàn)用與非門實現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關(guān)系為與非運算的關(guān)系。電路的邏輯功能電路的邏輯

13、功能ABBAY如圖所示的輸入輸出都是8421BCD碼,試列出該電路的真值表,并說明其功能。1=11B8B4B2B1A8A4A2A1解：得表達式：0 0 0 01 0 0 10 1 0 10 1 0 00 0 0 11 0 0 00 1 1 00 0 1 10 0 1 00 1 1 10 1 1 10 0 1 00 0 1 10 1 1 01 0 0 00 0 0 10 1 0 00 1 0 11 0 0 10 0 0 0A8A4A2A1B8B4B2B1A8A4A2A1B8B4B2B1作真值表:2482488BBBBBBA244BBA22BA 11BA 對的補數(shù)邏邏輯輯電電路路圖圖功功能能真真值

14、值表表可可實實現(xiàn)現(xiàn)形形式式基基本本形形式式與與或或,或或與與轉(zhuǎn)換轉(zhuǎn)換最最小小項項表表達達式式化簡化簡(與非、或非與非、或非)3.4 3.4 組合邏輯電路設(shè)計組合邏輯電路設(shè)計 一、設(shè)計步驟設(shè)計步驟1邏輯抽象，建立真值表2由真值表寫出邏輯函數(shù)表達式3對邏輯表達式進行化簡和變換5畫出邏輯圖4對邏輯表達式進行化簡和變換真值表真值表電路功電路功能描述能描述：設(shè)計一個樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時為1，斷開時為

15、0；燈亮?xí)rY為1，燈滅時Y為0。根據(jù)邏輯要求列出真值表。A BY0 00 11 01 10110 1 窮舉法 1 2 邏輯表達式邏輯表達式或卡諾圖或卡諾圖最簡與或最簡與或表達式表達式化簡 3 2 BABAY已為最簡與或表達式 4 邏輯變換邏輯變換 5 邏輯電路圖邏輯電路圖ABY&ABY=1用與非門實現(xiàn)BABAYBAY用異或門實現(xiàn)真值表真值表電路功電路功能描述能描述：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。設(shè)主裁判為變量A

16、，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。 1 窮舉法 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 ABCCABCBAmmmY765 2 邏輯表達式邏輯表達式 ABC0001111001ABACY& 3 卡諾圖卡諾圖最簡與或最簡與或表達式表達式化簡 4 5 邏輯變換邏輯變換 6 邏輯電邏輯電路圖路圖 3 化簡 4 111Y= AB +AC 5 ACABY 6 1、用與非門設(shè)計一個三變量多數(shù)表決電路、用與非門設(shè)計一個三變量多數(shù)表決電路2、設(shè)計三變量判奇電路、設(shè)計三變量判奇電路 3、設(shè)計

17、一位十進制數(shù)、設(shè)計一位十進制數(shù)8421BCD碼四舍五入電路碼四舍五入電路 4、設(shè)計一位二進制數(shù)半加器、設(shè)計一位二進制數(shù)半加器 5、設(shè)計一位二進制數(shù)全加器、設(shè)計一位二進制數(shù)全加器 6、用與非門和異或門設(shè)計一位二進制數(shù)全加器、用與非門和異或門設(shè)計一位二進制數(shù)全加器 7、某校舉辦文藝晚會、某校舉辦文藝晚會,要求男生持紅票入場要求男生持紅票入場,女生女生 持黃票入場持黃票入場,試設(shè)計該驗票電路。試設(shè)計該驗票電路。1、用與非門設(shè)計一個三變量多數(shù)表決電路、用與非門設(shè)計一個三變量多數(shù)表決電路解解:設(shè)三個變量為設(shè)三個變量為A、B、C真值表真值表:A B CF0 0 000 0 100 1 000 1 111

18、0 001 0 111 1 011 1 11卡諾圖:CABCABF表達式:CABCAB AB C 00 01 11 10 0 0 01 0 1 01 1 1 電路圖電路圖:ABCY&2、設(shè)計三變量判奇電路、設(shè)計三變量判奇電路 解解:設(shè)三個變量為設(shè)三個變量為A、B、C真值表真值表:A B CF0 0 000 0 110 1 010 1 101 0 011 0 101 1 001 1 11CBAF表達式: AB C 00 01 11 10 0 0 1 0 1 1 1 0 1 0 卡諾圖:=1=1BCF邏輯圖:A設(shè)計四位二進制信息的偶校驗位發(fā)生器設(shè)計四位二進制信息的偶校驗位發(fā)生器DCBAP解:邏輯圖

19、:=1=1BCA=1設(shè)計四位二進制信息的偶校驗位檢測器設(shè)計四位二進制信息的偶校驗位檢測器PDCBAF解:邏輯圖:=1=1BCA=1=13、某校舉辦文藝晚會、某校舉辦文藝晚會,要求男生持紅票入場要求男生持紅票入場,女生持黃票入場女生持黃票入場,試設(shè)計試設(shè)計 該驗票電路。該驗票電路。解解:性別用變量性別用變量A表示表示 0男生男生 1女生女生 紅票用變量紅票用變量B表示表示 0無票無票 1有票有票黃票用變量黃票用變量C表示表示 0無票無票 1有票有票得真值表得真值表:A B CF0 0 000 0 100 1 010 1 111 0 001 0 111 1 001 1 11 AB C 00 01

20、11 10 0 0 1 0 0 1 0 1 1 1 ACBAF&1ABACF邏輯圖:表達式:卡諾圖:三、組合邏輯電路設(shè)計時的幾個實際問題1、包含無關(guān)最小項的組合邏輯電路的設(shè)計)無關(guān)最小項：邏輯函數(shù)的有些取值組合不可能出現(xiàn)，或在某些取值組合下，邏輯函數(shù)的值是0或1對電路的功能無影響，則這些取值組合對應(yīng)的最小項稱為無關(guān)最小項。2)對無關(guān)最小項的處理：在無關(guān)最小項對應(yīng)的取值組合下，邏輯函數(shù)的值是0或1對電路的功能無影響，可看成任意值，具體視電路最簡而定。 在無關(guān)最小項對應(yīng)的取值組合下，邏輯函數(shù)的值可取任意，記為d。設(shè)計一個組合邏輯電路設(shè)計一個組合邏輯電路, ,用于判別以余用于判別以余3 3碼表示的碼

21、表示的一位十進制數(shù)是否為合數(shù)。一位十進制數(shù)是否為合數(shù)。如：d1 1 1 110 1 1 1d1 1 1 000 1 1 0d1 1 0 100 1 0 111 1 0 000 1 0 011 0 1 100 0 1 101 0 1 0d0 0 1 011 0 0 1d0 0 0 101 0 0 0d0 0 0 0FA B C D FA B C D)15,14,13, 2 , 1 , 0()12,11, 9 , 7(),(dmDCBAF 0 0 1 0 1ABCD0001111000011110BCDADABF101dddddd00BCDADAB&ABCDF用與非們設(shè)計一位十進制數(shù)8421BCD

22、碼四舍五入電路d1 1 1 110 1 1 1d1 1 1 010 1 1 0d1 1 0 110 1 0 1d1 1 0 000 1 0 0d1 0 1 100 0 1 1d1 0 1 000 0 1 011 0 0 100 0 0 111 0 0 000 0 0 0FA B C D FA B C D)15,14,13,12,11,10()9 , 8 , 7 , 6 , 5(),(dmDCBAF d 1 1 1 dABCD0001111000011110BDBCAF10dddd00010BDBCA&BCDFBA2、多數(shù)出函數(shù)的組合邏輯電路設(shè)計 多數(shù)出函數(shù)的組合邏輯電路設(shè)計時，需找到各多數(shù)出函

23、數(shù)的組合邏輯電路設(shè)計時，需找到各輸出函數(shù)的公用項，以實現(xiàn)各輸出邏輯函數(shù)的輸出函數(shù)的公用項，以實現(xiàn)各輸出邏輯函數(shù)的邏輯門共享，從而使邏輯電路總體最簡。邏輯門共享，從而使邏輯電路總體最簡。例1：用邏輯門實現(xiàn)) 7 , 6 , 2 (),() 7 , 3 , 1 (),(21mCBAFmCBAF AB C 00 01 11 10 0 0 000 1 1 1 10 AB C 00 01 11 10 0 0 1 0 0 1 0 1 1 0 ABCCAF1ABCBAF2例：今有四臺設(shè)備，每臺設(shè)備用電均為例：今有四臺設(shè)備，每臺設(shè)備用電均為10KW，若，若此四臺設(shè)備由此四臺設(shè)備由F1、F2兩臺發(fā)電機供電，其中

24、兩臺發(fā)電機供電，其中F1功功率為率為10KW，F(xiàn)2功率為功率為20KW，而四臺設(shè)備的工作，而四臺設(shè)備的工作情況是：四臺設(shè)備不可能同時工作，但可能其中任情況是：四臺設(shè)備不可能同時工作，但可能其中任意一至三臺工作，且至少有一臺工作，試設(shè)計一個意一至三臺工作，且至少有一臺工作，試設(shè)計一個供電控制電路，以達到節(jié)電的目的。供電控制電路，以達到節(jié)電的目的。 0 1 0 1 1 d 1 0 0 1 0 1 1 0 1 dABCD0001111000011110 1 1 1 0 1 d 1 1 1 1 1 0 0 1 0 dABCD0001111000011110F1F2解：以四臺設(shè)備的工作狀態(tài)為變量，發(fā)電機

25、的狀態(tài)為函數(shù) 0 1 0 1 1 d 1 0 0 1 0 1 1 0 1 dABCD0001111000011110 1 1 1 0 1 d 1 1 1 1 1 0 0 1 0 dABCD0001111000011110F1F2DCBAF1BDBCADACCDABF2 0 1 0 1 1 d 1 0 0 1 0 1 1 0 1 dABCD0001111000011110 1 1 1 0 1 d 1 1 1 1 1 0 0 1 0 dABCD0001111000011110F1F2DCBAF1CDABDCBAF2算術(shù)運算電路算術(shù)運算電路1 )半加器 半加器是只考慮兩個加數(shù)本身， 而不考慮來自低位

26、進位的邏輯電路。 設(shè)計一位二進制半加器, 輸入變量有兩個，分別為加數(shù)A和被加數(shù)B; 輸出也有兩個，分別為和數(shù)S和進位C。 列真值表如表所示。半加器的真值表半加器的真值表 A B S C 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 由真值表寫邏輯表達式： S= C=AB 畫出邏輯圖如圖所示，BABA (a) 邏輯圖； (b) 邏輯符號&1ABSCCOABSC(a)(b)2)全加器全加器 全加器是完成兩個二進制數(shù)Ai和Bi及相鄰低位的進位Ci-1相加的邏輯電路。設(shè)計一個全加器，其中，i 和i分別是被加數(shù)和加數(shù)，i-1為相鄰低位的進位，i為本位的和，i為本位的進位。全加器的真值表

27、如表所示。全加器的真值表全加器的真值表 輸 入 輸 出 Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 由真值表寫出邏輯表達式111iiiiiiiiiiCBACBACBAs1iiiCBA111)(iiiiiiiiiCBACBACBA1111iiiiiiiiiiiiiCBACBACBACBAC11iiiiiiCACBBAAiiiii用與非門和異或門實現(xiàn)的全加器方案之一用與非門和異或門實現(xiàn)的全加器方案之一邏輯電路圖=1iAiB1iCiSiC3P=11P2

28、P. . 邏輯符號CO?CIiAiB1iCiSiC用與非門和異或門實現(xiàn)的全加器方案之二用與非門和異或門實現(xiàn)的全加器方案之二=11iAiB1 iCiSiC=11全加器 （a） 邏輯圖; （b） 邏輯符號全加器的邏輯圖和邏輯符號。在下圖的邏輯符號中，CI是進位輸入端，CO是進位輸出端。& 1& 1111CiSiAiBiCi1CICOAiBiCi1SiCi(a)(b)四位串行進位加法器3)多位加法器多位加法器 多位數(shù)相加時，要考慮進位, 進位的方式有串行進位和超前進位兩種?？梢圆捎萌悠鞑⑿邢嗉哟羞M位的方式來完成，下圖是一個四位串行進位加法器。CICOS0A0B0C0C1CICOS1A1B1C1C

29、ICOS2A2B2C2CICOS3A3B3C3BABAFABAABBF解：1)輸入不提供反變量的情況下,用與非門實現(xiàn)函數(shù)3、輸入不提供反變量的情況下,用與非門實現(xiàn)函數(shù)ABAABB&ABFDACCBACBBADCBAF),(DACCBACBBADCBAF),(解：DACBACCAB)(2)輸入不提供反變量的情況下,用與非門實現(xiàn)函數(shù)BDACACBBDACACB&ACBDBACFBDACACBF3)輸入不提供反變量的情況下,用與非門實現(xiàn)函數(shù)CABCABACBAF),(BCACBACBAF)(),(解：ABCBCABCABCABCAABCBCABCA&BACFCDBDBDBCBDCAF&BDFC1&B

30、CCDA1、半加器、半加器半加器和全加器半加器和全加器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)本位的和向高位的進位2、全加器、全加器能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00

31、10 11 1 AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加數(shù)， Ci-1：低位來的進位，Si：本位的和， Ci：向高位的進位。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號=1&AiBiCi-1SiCi (a) 邏輯圖 (c) 國標符號AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符

32、號CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。1、串行進位加法器、串行進位加法器7.1.1 二進制并行加法器二進制并行加法器：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進位信號是由低位向高位逐級傳遞的，速度不高。 16 15 14 1

33、3 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引腳圖 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引腳圖A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2

34、S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的級連加法器的級連集成二進制集成二進制4位位超前進位加法器超前進位加法器芯片芯片3 加法器的應(yīng)用舉例加法器的應(yīng)用舉例1、8421 BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼碼 BCD 碼 0 0 1 1余 3 碼 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加數(shù)/被減數(shù)加數(shù)/減數(shù)加減控制BCD碼碼+0011=余余3碼碼2、二進制并行加法、二進制并行加法/減法器減法器

35、C0-10時，時，B 0=B，電路，電路執(zhí)行執(zhí)行A+B運算；當運算；當C0-11時，時，B 1=B，電路執(zhí)行，電路執(zhí)行AB=A+B運算。運算。二二-十進制加法器十進制加法器C&進位輸出被加數(shù)加數(shù)“0”1&8421 BCD 輸出 S3 S2 S1 S0C3 4 位二進制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 4 位二進制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0進位輸入13233SSSSCC修正條件修正條件加加6調(diào)整調(diào)整譯碼器和編碼器譯碼器和編碼器譯譯碼碼器器編編碼碼器器把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯

36、碼操作的電路稱為譯碼器。1 二進制譯碼器二進制譯碼器設(shè)二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。 3位二進制譯碼器位二進制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 0

37、0 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進制代碼位二進制代碼輸輸出出：8個互斥的信號個互斥的信號01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達式邏輯表達式邏輯圖邏輯圖電路特點電路特點：與門組成的陣列：與門組成的陣列3 線-8 線譯碼器集成二進制譯碼器集成二進制譯碼器74LS138 16 15 14

38、 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖A2、A1、A0為二進制譯碼輸入端， 為譯碼輸出端（低電平有效），G1、 、為選通控制端。當G11、 時，譯碼器處于工作狀態(tài)；當G10、時，譯碼器處于禁止狀態(tài)。07YYAG2BG2022BAGG122BA

39、GG真值表真值表輸 入使 能選 擇輸 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1輸輸入入：自然二進制碼：自然二進制碼輸輸出出：低電平有效：低電

40、平有效BAGGG222如上真值表可知如上真值表可知:輸出是低電平有效輸出是低電平有效,各輸各輸出端的表達式如下出端的表達式如下:70127mAAAY00120mAAAY10121mAAAY用與非與非組成的3線/8線譯碼器74LS1380Y1Y2Y3Y4Y5Y6Y7Y11111110G1G2G3G4G5G6G7GSSG1EE2AE2B0A1A2A（a）74LS138的電路（b）簡化符號74LS138譯碼器0Y1Y2Y3Y4Y5Y6Y7YE1E2AE2B0A1A2AA074LS138A1A20Y3Y2Y1Y4Y5Y6Y7YAG2BG21GY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

41、Y10Y11 Y12 Y13 Y14 Y15使能譯碼輸出 A0A1A2 A3 “1”譯碼輸入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y774LS138的級聯(lián)的級聯(lián)4 線-16 線譯碼器例例7.5 用用3-8線譯碼器線譯碼器74138和適當?shù)呐c非門實現(xiàn)全減器和適當?shù)呐c非門實現(xiàn)全減器全減器真值表全減器真值表A B G Di Gi 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0

42、 0 0 1 1 1 1 1742174217421mmmmmmmmmmmmDi732173217321mmmmmmmmmmmmGiA074LS138Y0A1A2E2AE1E2BY1Y2Y3Y4Y5Y6Y7&D Di i& GiABC 1007321mmmmGi7421mmmmDi二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應(yīng)的10個信號，用Y9Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。2、8421 碼譯碼器碼譯碼器把二-十進制代碼翻譯成10個十進制數(shù)字信號的電路，稱

43、為二-十進制譯碼器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0

44、0 0 0 0 0真值表真值表 （高電平有效）（高電平有效）01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達式邏輯表達式邏輯圖邏輯圖A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y90 0 0 0 0 1 1 1 1 1 1 1 1 10 0 0 1 1 0 1 1 1 1 1 1 1 10 0 1

45、0 1 1 0 1 1 1 1 1 1 10 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 10 1 0 1 1 1 1 1 1 0 1 1 1 10 1 1 0 1 1 1 1 1 1 0 1 1 10 1 1 1 1 1 1 1 1 1 1 0 1 11 0 0 0 1 1 1 1 1 1 1 1 0 11 0 0 1 1 1 1 1 1 1 1 1 1 0 D全全1真值表（低電平有效）真值表（低電平有效）4-BCD to 10 Decimal dec Fic集成集成8421 BCD碼譯碼器碼譯碼器74LS42 16 15 14 1

46、3 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖輸 出 為 反 變 量 ， 即 為 低 電 平 有 效 ， 并 且 采 用 完 全 譯 碼 方 案 。2、編碼器、編碼器二二-十進制編碼器（十進制編碼器（BCD碼編碼器）碼編碼器）優(yōu)先編碼器優(yōu)先編碼器 人們?yōu)榻鉀Q實踐上遇

47、到的各種邏輯問題，設(shè)計了許多邏輯電路。然而，我們發(fā)現(xiàn)，其中有些邏輯電路經(jīng)常、大量出現(xiàn)在各種數(shù)字系統(tǒng)當中。為了方便使用，各廠家已經(jīng)把這些邏輯電路制造成中規(guī)模集成的組合邏輯電路產(chǎn)品。比較常用的有編碼器、譯碼器、數(shù)據(jù)選擇器、加法器和數(shù)值比較器等等。下面分別進行介紹。 生活中常用十進制數(shù)及文字、符號等表示事物。編碼器編碼器數(shù)字電路只能以二進制信號工作。用二進制代碼表示文字、符號或者數(shù)碼等特定對象的過程，稱為編碼。實現(xiàn)編碼的邏輯電路，稱為編碼器。編碼器譯碼器對M個信號編碼時，應(yīng)如何確定位數(shù)N？ N位二進制代碼可以表示多少多少個信號？ 例：對101鍵盤編碼時，采用幾幾位二進制代碼？編碼原則：N位二進制代碼

48、可以表示2N個信號，則對M個信號編碼時，應(yīng)由2N M來確定位數(shù)N。例：對101鍵盤編碼時，采用了7位二進制代碼ASC碼。27128101。目前經(jīng)常使用的編碼器有普通編碼器和優(yōu)先編碼器兩種。 定義：任何時刻只允許輸入一個有效編碼請求信號，否則輸出將發(fā)生混亂。 舉例：以一個三位二進制普通編碼器為例，說明普通編碼器的工作原理。 圖3-4 普通編碼器的方框圖輸入：八個信號（對象）I0I7 （二值量）八個病房呼叫請求輸出：三位二進制代碼Y2Y1Y0稱八線三線編碼器對病房編碼 I0 I1 I2 I3 I4 I5 I6 I7Y2Y1Y0 表3-4 編碼器輸入輸出的對應(yīng)關(guān)系設(shè)輸入信號為1表示對該輸入進行編碼。

49、任何時刻只允許輸入一個編碼請求表達式、電路圖？其它輸入取值組合不允許出現(xiàn)，為無關(guān)項。3位二進制編碼器的真值表I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111輸入輸出得邏輯表達式：76542IIIIY76321IIIIY75310IIIIY(利用約束項化簡) 1 1 1Y2Y1Y0I1I2I3I4I5I6I7 在優(yōu)先編碼器中，允許同時輸入兩個以上的有效編碼請求信號。當幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進行編碼。優(yōu)

50、先級別的高低由設(shè)計者根據(jù)輸入信號的輕重緩急情況而定。如根據(jù)病情而設(shè)定優(yōu)先權(quán)。表3-5 74LS148電路的功能表例：八線三線優(yōu)先編碼器74LS148 74LS148的邏輯功能描述： (1) 編碼輸入端：邏輯符號輸入端 上面均有“”號，這表示編碼輸入低電平有效。I0I7低電平有效允許編碼，但無有效編碼請求優(yōu)先權(quán)最高(2) 編碼輸出端 ：從功能表可以看出，74LS148編碼器的編碼輸出是反碼。Y2、Y1、Y0 （3） 選通輸入端：只有在 = 0時，編碼器才處于工作狀態(tài)；而在 = 1時，編碼器處于禁止狀態(tài)，所有輸出端均被封鎖為高電平。SS禁止狀態(tài)工作狀態(tài)允許編碼，但無有效編碼請求正在優(yōu)先編碼（4）選

51、通輸出端YS和擴展輸出端YEX：為擴展編碼器功能而設(shè)置。圖3-5 74LS148的邏輯符號 以上通過對74LS148編碼器邏輯功能的分析，介紹了通過MSI器件邏輯功能表了解集成器件功能的方法。要求初步具備查閱器件手冊的能力。不要求背74LS148的功能表。圖3-6 用74LS148接成的16線4線優(yōu)先編碼器 優(yōu)先權(quán)最高(2)片無有效編碼請求時才允許(1)片編碼編碼輸出的最高位編碼輸出為原碼仿真仿真 集成集成3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS

52、148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴展輸出端，是控制標志。 YEX 0表示是編碼輸出； YEX 1表示不是編碼輸出。集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148輸 入輸 出ST01234567 IIIIIIII012 YYY

53、EXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148的真值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效 Y0 Y1 Y2 Y3 YEX Y0

54、 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148的級聯(lián)的級聯(lián)16線線-4線優(yōu)先編碼器線優(yōu)先編碼器優(yōu)先級別從015 II遞降例例7.7數(shù)據(jù)選擇器（數(shù)據(jù)分配器）數(shù)據(jù)選擇器（數(shù)據(jù)分配器）在數(shù)字系統(tǒng)中，經(jīng)常需要在多個通道的信號中指定某個通道的信號傳送到公共數(shù)據(jù)總線上，完成這一功能的邏輯電路稱

55、為數(shù)據(jù)選擇器，其框圖和等效電路如下圖所示。 數(shù)據(jù)選擇器數(shù)據(jù)選擇器典型芯片典型芯片MUX74153（雙（雙4路）路）MUX74152（8路，無使能控制）路，無使能控制）MUX74151 （8路）路）MUX74150（16路）路）數(shù)據(jù)選擇器數(shù)據(jù)選擇器一、功能與電路一、功能與電路 數(shù)據(jù)選擇器數(shù)據(jù)選擇器(Multiplexer,(Multiplexer,簡稱簡稱MUX)MUX)又稱又稱“多路開關(guān)多路開關(guān)”或或“多多路調(diào)制器路調(diào)制器”, ,它的功能是它的功能是在選擇輸入在選擇輸入( (又稱又稱“地址地址輸入輸入”) )信號的作用下信號的作用下, ,從從多個數(shù)據(jù)輸入通道中選擇多個數(shù)據(jù)輸入通道中選擇某一通道

56、的數(shù)據(jù)某一通道的數(shù)據(jù)( (數(shù)字信數(shù)字信息息) )傳輸至輸出端傳輸至輸出端. .地地 址址 輸輸 入入A1 A0A1 A0使能控制使能控制輸出輸出Y YX XX X0 00 00 10 11 0 1 0 1 11 11 10 00 00 00 00 0D0D0D1D1D2D2D3D3ST4 4選選1 1數(shù)據(jù)選擇器圖數(shù)據(jù)選擇器圖4 4選選1 1數(shù)據(jù)選擇器真值表數(shù)據(jù)選擇器真值表 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成雙集成雙4選選1數(shù)

57、據(jù)選擇器數(shù)據(jù)選擇器74LS153輸 入輸 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時芯片被選中，時芯片被選中，處于工作狀態(tài)；處于工作狀態(tài)；S=1時芯片被禁止，時芯片被禁止，Y0。4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸 入 D A1 A0輸 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表邏輯表達式邏輯表達式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)由地址碼決定從路輸入

58、中選擇哪路輸出。邏輯圖邏輯圖1111D0 D1 D2 D3A1A0&1Y集成集成8選選1數(shù)數(shù)據(jù)選擇器據(jù)選擇器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 時S1 時，選擇器被禁止，無論地址碼是什么，Y 總是等于 0輸 入輸 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0

59、 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6DD7 7D74LS151的的真真值值表表 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0 A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1YY2Y1數(shù)據(jù)選擇器的擴展數(shù)據(jù)選擇器的擴展A30 時，1S0、2S1，片(2)禁止、片(1)工作A31時，1S1、2S0，片(1)禁止、片(2)工作2 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用基本原理基本原理數(shù)據(jù)選

60、擇器的主要特點：120niiimDY（1）具有標準與或表達式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。N=2n-1基本步驟基本步驟確定數(shù)據(jù)選擇器確定數(shù)據(jù)選擇器確定地址變量確定地址變量 2 1 ABCBACBALn個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)邏輯函數(shù) 1 選用選用74LS153 2 74LS153有兩個地