VHDL語(yǔ)言與數(shù)字集成電路設(shè)計(jì)之?dāng)?shù)字集成電路的結(jié)構(gòu)特點(diǎn)ppt課件

1、數(shù)字集成電路的構(gòu)造特點(diǎn)數(shù)字集成電路的構(gòu)造特點(diǎn)CMOSCMOS電路電路MOSMOS晶體管模型晶體管模型組合邏輯根本構(gòu)造組合邏輯根本構(gòu)造邏輯單元的優(yōu)化設(shè)計(jì)邏輯單元的優(yōu)化設(shè)計(jì)組合單元的規(guī)模約束問題組合單元的規(guī)模約束問題時(shí)序邏輯的時(shí)間關(guān)系問題時(shí)序邏輯的時(shí)間關(guān)系問題MOSMOS晶體管模型晶體管模型典型尺度參數(shù)為：典型尺度參數(shù)為：溝道寬度溝道寬度W W、溝道長(zhǎng)度、溝道長(zhǎng)度L L，邏輯面積，邏輯面積A A；MOSMOS晶體管電學(xué)模型晶體管電學(xué)模型典型參數(shù)為：典型參數(shù)為：導(dǎo)通電阻、柵極電容、漏極電容和源極電容導(dǎo)通電阻、柵極電容、漏極電容和源極電容電學(xué)參數(shù)與尺度參數(shù)的關(guān)系電學(xué)參數(shù)與尺度參數(shù)的關(guān)系在電路單元設(shè)計(jì)時(shí)

2、，為了提高集成度，通常溝在電路單元設(shè)計(jì)時(shí)，為了提高集成度，通常溝道長(zhǎng)度總是希望堅(jiān)持最小值，而溝道寬度卻可道長(zhǎng)度總是希望堅(jiān)持最小值，而溝道寬度卻可以進(jìn)展加長(zhǎng)；以進(jìn)展加長(zhǎng)；WR/WC WAgsdCCC3CMOSCMOS根本電路構(gòu)造根本電路構(gòu)造通常采用通常采用N N網(wǎng)絡(luò)與網(wǎng)絡(luò)與P P網(wǎng)絡(luò)互補(bǔ)銜接構(gòu)成：網(wǎng)絡(luò)互補(bǔ)銜接構(gòu)成：N N網(wǎng)絡(luò)實(shí)現(xiàn)邏輯，并聯(lián)為網(wǎng)絡(luò)實(shí)現(xiàn)邏輯，并聯(lián)為“與，串聯(lián)為與，串聯(lián)為“或或典型典型CMOSCMOS根本電路根本電路CMOSCMOS反相器反相器 典型典型CMOSCMOS根本電路根本電路與非門和或非門與非門和或非門典型典型CMOSCMOS根本電路根本電路與或非構(gòu)造與或非構(gòu)造AOIAOIC

3、MOSCMOS傳輸門傳輸門TGTG電路電路采用采用N N晶體管和晶體管和P P晶體管并接構(gòu)成，兩管的柵極晶體管并接構(gòu)成，兩管的柵極接互補(bǔ)控制電平。接互補(bǔ)控制電平。CMOSCMOS傳輸門傳輸門TGTG電路電路異或門異或門MUX2 MUX2 基于基于CMOSCMOS傳輸門傳輸門TGTG電路電路異或門異或門MUX2 MUX2 基于基于CMOSCMOS傳輸門傳輸門TGTG電路電路MUX2 MUX2 的運(yùn)用方式的運(yùn)用方式CMOSCMOS組合邏輯單元的設(shè)計(jì)優(yōu)化組合邏輯單元的設(shè)計(jì)優(yōu)化目的：目的：實(shí)現(xiàn)要求的邏輯功能；實(shí)現(xiàn)要求的邏輯功能；減少電路的時(shí)間延遲；減少電路的時(shí)間延遲；降低電路功耗；降低電路功耗；提高電

4、路集成度。提高電路集成度。最小晶體管最小晶體管一切設(shè)計(jì)尺度都采用幅員設(shè)計(jì)規(guī)那么所能允一切設(shè)計(jì)尺度都采用幅員設(shè)計(jì)規(guī)那么所能允許的最小尺度進(jìn)展設(shè)計(jì)。許的最小尺度進(jìn)展設(shè)計(jì)。參數(shù)表征根本單位：參數(shù)表征根本單位：設(shè)定對(duì)于設(shè)定對(duì)于NMOSNMOS的最小晶體管：溝道寬度的最小晶體管：溝道寬度W=1W=1，導(dǎo)通電阻導(dǎo)通電阻R=1R=1，柵極電容，柵極電容Cg=1Cg=1，邏輯面積，邏輯面積A=1A=1；單元電路的時(shí)間延遲單元電路的時(shí)間延遲電路的時(shí)間延遲主要是由于隨著形狀的改動(dòng)，電路的時(shí)間延遲主要是由于隨著形狀的改動(dòng)，電路經(jīng)過導(dǎo)通電阻為相關(guān)的電容充電和放電電路經(jīng)過導(dǎo)通電阻為相關(guān)的電容充電和放電導(dǎo)致的。導(dǎo)致的。假

5、設(shè)導(dǎo)通電阻為假設(shè)導(dǎo)通電阻為R R，銜接到輸出端上的總電，銜接到輸出端上的總電容為容為C C，那么延遲時(shí)間可以粗略表達(dá)為，那么延遲時(shí)間可以粗略表達(dá)為t=RCt=RC。單元電路的優(yōu)化單元電路的優(yōu)化根本單元電路主要指根本單元電路主要指INVINV，NANDNAND，NORNOR，AOIAOI等；等；設(shè)計(jì)優(yōu)化主要有面積優(yōu)化和性設(shè)計(jì)優(yōu)化主要有面積優(yōu)化和性能優(yōu)化兩種方案；能優(yōu)化兩種方案；面積優(yōu)化的設(shè)計(jì)面積優(yōu)化的設(shè)計(jì)面積優(yōu)化設(shè)計(jì)時(shí)，一切晶體管的面積均采用面積優(yōu)化設(shè)計(jì)時(shí)，一切晶體管的面積均采用最小晶體管方式?？梢圆捎妙A(yù)先制備的規(guī)范晶最小晶體管方式?？梢圆捎妙A(yù)先制備的規(guī)范晶體管陣列方式進(jìn)展設(shè)計(jì)，只思索晶體管之間

6、的體管陣列方式進(jìn)展設(shè)計(jì)，只思索晶體管之間的連線問題，設(shè)計(jì)過程相對(duì)簡(jiǎn)單。連線問題，設(shè)計(jì)過程相對(duì)簡(jiǎn)單。面積優(yōu)化的特點(diǎn)面積優(yōu)化的特點(diǎn)邏輯單元的邏輯面積就等于該單元所運(yùn)用的晶邏輯單元的邏輯面積就等于該單元所運(yùn)用的晶體管數(shù)量。體管數(shù)量。每個(gè)輸入端的輸入電容都等于每個(gè)輸入端的輸入電容都等于2 2；每個(gè)輸出端；每個(gè)輸出端的輸出電容等于該輸出端直接銜接的晶體管數(shù)的輸出電容等于該輸出端直接銜接的晶體管數(shù)量乘以量乘以3 3。面積優(yōu)化的特點(diǎn)面積優(yōu)化的特點(diǎn)邏輯單元的輸出電阻取決于導(dǎo)通支路上串聯(lián)晶邏輯單元的輸出電阻取決于導(dǎo)通支路上串聯(lián)晶體管的數(shù)量。體管的數(shù)量。對(duì)于對(duì)于N N管，導(dǎo)通電阻為管，導(dǎo)通電阻為1 1；對(duì)于對(duì)于P

7、 P管，導(dǎo)通電阻為管，導(dǎo)通電阻為2 2。根據(jù)邏輯的不同以及輸出電平的不同，輸出電根據(jù)邏輯的不同以及輸出電平的不同，輸出電阻會(huì)有較大差別。阻會(huì)有較大差別。面積優(yōu)化的特點(diǎn)面積優(yōu)化的特點(diǎn) 邏輯面積邏輯面積 上升時(shí)間上升時(shí)間 下降時(shí)間下降時(shí)間 INVINV： 2 16 8 2 16 8NANDNANDn n: 2n 6n+10 n: 2n 6n+10 n3n+53n+5NORNORn n: 2n 3n+5 2n: 2n 3n+5 2n3n+53n+5 AOIAOI2,22,2: 8 52 32: 8 52 32AOIAOI3,33,3: 12 94 42: 12 94 42假定扇出系數(shù)均為假定扇出系數(shù)

8、均為1 1進(jìn)展計(jì)算進(jìn)展計(jì)算面積優(yōu)化的問題面積優(yōu)化的問題邏輯單元的輸出電阻可以有很大的變化，邏輯單元的輸出電阻可以有很大的變化，導(dǎo)致輸出端上升時(shí)間和下降時(shí)間的不一導(dǎo)致輸出端上升時(shí)間和下降時(shí)間的不一致；致；不同的邏輯單元也具有不同的輸出電阻，不同的邏輯單元也具有不同的輸出電阻，這使電路的時(shí)間性能設(shè)計(jì)顯得非常復(fù)雜。這使電路的時(shí)間性能設(shè)計(jì)顯得非常復(fù)雜。性能優(yōu)化的設(shè)計(jì)性能優(yōu)化的設(shè)計(jì)性能優(yōu)化的要點(diǎn)是堅(jiān)持一切邏輯單元的輸出性能優(yōu)化的要點(diǎn)是堅(jiān)持一切邏輯單元的輸出電阻為最小都等于電阻為最小都等于1 1，上升時(shí)間和下降時(shí)，上升時(shí)間和下降時(shí)間可以堅(jiān)持一致，在此情況下，延遲時(shí)間單純間可以堅(jiān)持一致，在此情況下，延遲時(shí)間

9、單純?nèi)Q于邏輯單元的電容。取決于邏輯單元的電容。這一方案可以簡(jiǎn)化電路性能的設(shè)計(jì)，同時(shí)提這一方案可以簡(jiǎn)化電路性能的設(shè)計(jì)，同時(shí)提高電路的速度。高電路的速度。性能優(yōu)化的規(guī)那么性能優(yōu)化的規(guī)那么溝道長(zhǎng)度設(shè)置為最小尺度，經(jīng)過調(diào)整溝道寬溝道長(zhǎng)度設(shè)置為最小尺度，經(jīng)過調(diào)整溝道寬度使電阻一致。度使電阻一致。P P管的寬度大于管的寬度大于N N管管=2=2；當(dāng)當(dāng)n n個(gè)晶體管串聯(lián)時(shí)，寬度應(yīng)該添加為個(gè)晶體管串聯(lián)時(shí)，寬度應(yīng)該添加為n n倍；倍；溝道寬度添加時(shí)，相關(guān)電容和邏輯面積成比溝道寬度添加時(shí)，相關(guān)電容和邏輯面積成比例添加。例添加。一些典型邏輯器件的優(yōu)化設(shè)計(jì)一些典型邏輯器件的優(yōu)化設(shè)計(jì)一些典型邏輯器件的優(yōu)化設(shè)計(jì)一些典型

10、邏輯器件的優(yōu)化設(shè)計(jì) 延遲時(shí)間延遲時(shí)間 邏輯面積邏輯面積 INVINV： 12 3 12 3 NANDNANDn n: 10n+2 n2+2n: 10n+2 n2+2nNORNORn n: 11n+1 2n2+n : 11n+1 2n2+n AOIAOI2,22,2: 42 24 : 42 24 相當(dāng)于相當(dāng)于NAND4NAND4AOIAOI3,33,3: 62 48 : 62 48 相當(dāng)于相當(dāng)于NAND6NAND6面積優(yōu)化與邏輯優(yōu)化的對(duì)比面積優(yōu)化與邏輯優(yōu)化的對(duì)比 邏輯面邏輯面積積延遲延遲時(shí)間時(shí)間上升上升時(shí)間時(shí)間下降下降時(shí)間時(shí)間邏輯邏輯面積面積延遲延遲時(shí)間時(shí)間上升上升時(shí)間時(shí)間下 降下 降時(shí)間時(shí)間I

11、NVINV2/32/3121216168 8NAND2NAND2 4/84/8222222222222NOR2NOR2 4/104/10232311114444NAND3NAND3 6/156/15323242422828NOR3NOR3 6/216/21343414148282NAND4NAND4 8/248/24424268683434NOR4NOR4 8/368/3645451717136136NAND6NAND6 12/4812/4862621381384646NOR6NOR6 12/7812/78 67672323276276電路性能優(yōu)化對(duì)扇入的限制電路性能優(yōu)化對(duì)扇入的限制采用小規(guī)模

12、單元電路可以提高電路采用小規(guī)模單元電路可以提高電路速度，節(jié)約電路資源速度，節(jié)約電路資源電路根本單元的構(gòu)造電路根本單元的構(gòu)造根本單元構(gòu)造根本單元構(gòu)造 INV INV，NAND2-4NAND2-4，NOR2-4NOR2-4，AOIAOI2222；電路根本單元的構(gòu)造電路根本單元的構(gòu)造添加反相器實(shí)現(xiàn)的同相根本單元添加反相器實(shí)現(xiàn)的同相根本單元 AND2-3 AND2-3，OR2-3OR2-3；電路根本單元的構(gòu)造電路根本單元的構(gòu)造采用并行分級(jí)實(shí)現(xiàn)的單元采用并行分級(jí)實(shí)現(xiàn)的單元對(duì)傳輸構(gòu)造的分析對(duì)傳輸構(gòu)造的分析采用性能優(yōu)化時(shí)，邏輯面積采用性能優(yōu)化時(shí)，邏輯面積A=3A=3；從輸入到輸出的導(dǎo)通電阻為從輸入到輸出的導(dǎo)

13、通電阻為0.50.5；輸入輸入/ /輸出電容為輸出電容為1818；設(shè)其前后級(jí)均為設(shè)其前后級(jí)均為NAND2NAND2，插入該傳輸緩沖對(duì)電，插入該傳輸緩沖對(duì)電路延遲時(shí)間的添加為路延遲時(shí)間的添加為385 . 0225 . 118t反相三態(tài)門的實(shí)現(xiàn)方案反相三態(tài)門的實(shí)現(xiàn)方案 邏輯模塊扇出與驅(qū)動(dòng)才干邏輯模塊扇出與驅(qū)動(dòng)才干在邏輯功能單元內(nèi)部設(shè)計(jì)時(shí)，可以忽略在邏輯功能單元內(nèi)部設(shè)計(jì)時(shí)，可以忽略連線延遲電容；連線延遲電容；思索模塊之間的銜接時(shí)，連線延遲成為思索模塊之間的銜接時(shí)，連線延遲成為主要延遲要素；主要延遲要素；經(jīng)過減小輸出電阻，添加驅(qū)動(dòng)才干，可經(jīng)過減小輸出電阻，添加驅(qū)動(dòng)才干，可以有效減少連線延遲，提高電路速

14、度；以有效減少連線延遲，提高電路速度；邏輯模塊扇出與驅(qū)動(dòng)才干邏輯模塊扇出與驅(qū)動(dòng)才干假設(shè)某邏輯單元的輸出銜接線等效電容為假設(shè)某邏輯單元的輸出銜接線等效電容為200200電路的時(shí)序設(shè)計(jì)電路的時(shí)序設(shè)計(jì)思索到電路效率，組合邏輯塊的輸入數(shù)量遭到思索到電路效率，組合邏輯塊的輸入數(shù)量遭到限制，必需進(jìn)展分級(jí)運(yùn)算；限制，必需進(jìn)展分級(jí)運(yùn)算；對(duì)于一個(gè)組合單元，通常要求一次輸入導(dǎo)致的對(duì)于一個(gè)組合單元，通常要求一次輸入導(dǎo)致的輸出變化穩(wěn)定之后才干進(jìn)展下一次輸出；輸出變化穩(wěn)定之后才干進(jìn)展下一次輸出；協(xié)調(diào)各單元輸出變化的時(shí)間成為電路設(shè)計(jì)中最協(xié)調(diào)各單元輸出變化的時(shí)間成為電路設(shè)計(jì)中最復(fù)雜的問題。復(fù)雜的問題。電路的時(shí)序設(shè)計(jì)電路的時(shí)

15、序設(shè)計(jì)采用流水線設(shè)計(jì)方式，將組合分割為小的模塊，采用流水線設(shè)計(jì)方式，將組合分割為小的模塊，各模塊之間的數(shù)據(jù)交換經(jīng)過存放器進(jìn)展，可以各模塊之間的數(shù)據(jù)交換經(jīng)過存放器進(jìn)展，可以提高電路效率。提高電路效率。電路的時(shí)序設(shè)計(jì)電路的時(shí)序設(shè)計(jì)為了提高電路的性能，時(shí)序設(shè)計(jì)最重要的是處為了提高電路的性能，時(shí)序設(shè)計(jì)最重要的是處置好各組合模塊的分級(jí)問題，使一切模塊的處置好各組合模塊的分級(jí)問題，使一切模塊的處置時(shí)間趨于一致；置時(shí)間趨于一致；同時(shí)在設(shè)計(jì)中需求處置好與存放器有關(guān)的時(shí)間同時(shí)在設(shè)計(jì)中需求處置好與存放器有關(guān)的時(shí)間關(guān)系。關(guān)系。存放器觸發(fā)器的根本構(gòu)造和特點(diǎn)存放器觸發(fā)器的根本構(gòu)造和特點(diǎn)依托反響環(huán)構(gòu)成的正反響堅(jiān)持?jǐn)?shù)據(jù)；依

16、托反響環(huán)構(gòu)成的正反響堅(jiān)持?jǐn)?shù)據(jù)；正反響的建立需求時(shí)間：建立時(shí)間；正反響的建立需求時(shí)間：建立時(shí)間；當(dāng)輸入到反響環(huán)中的信號(hào)脈沖小于建立時(shí)間時(shí)，當(dāng)輸入到反響環(huán)中的信號(hào)脈沖小于建立時(shí)間時(shí)，反響環(huán)會(huì)進(jìn)入亞穩(wěn)態(tài)或振蕩形狀。反響環(huán)會(huì)進(jìn)入亞穩(wěn)態(tài)或振蕩形狀。鎖存器構(gòu)造與特點(diǎn)鎖存器構(gòu)造與特點(diǎn)S-RS-R鎖存器鎖存器latchlatch形狀的轉(zhuǎn)換需求時(shí)間！形狀的轉(zhuǎn)換需求時(shí)間！ 鎖存器構(gòu)造與特點(diǎn)鎖存器構(gòu)造與特點(diǎn)S-RS-R鎖存器鎖存器latchlatch形狀的轉(zhuǎn)換需求時(shí)間！形狀的轉(zhuǎn)換需求時(shí)間！ 鎖存器構(gòu)造與特點(diǎn)鎖存器構(gòu)造與特點(diǎn)S-RS-R鎖存器鎖存器latchlatch當(dāng)輸入信號(hào)的繼續(xù)時(shí)間過短時(shí)，存放器無法建當(dāng)輸入信號(hào)

17、的繼續(xù)時(shí)間過短時(shí)，存放器無法建立穩(wěn)定形狀，將會(huì)進(jìn)入振蕩形狀亞穩(wěn)態(tài)！立穩(wěn)定形狀，將會(huì)進(jìn)入振蕩形狀亞穩(wěn)態(tài)！輸入信號(hào)必需脈沖寬度必需大于最小脈沖寬度。輸入信號(hào)必需脈沖寬度必需大于最小脈沖寬度。鎖存器構(gòu)造與特點(diǎn)鎖存器構(gòu)造與特點(diǎn)鐘控鐘控D D鎖存器鎖存器latchlatch經(jīng)過時(shí)鐘控制信號(hào)控制輸入端，當(dāng)經(jīng)過時(shí)鐘控制信號(hào)控制輸入端，當(dāng)C=0C=0時(shí)，時(shí)，信號(hào)不能輸入；信號(hào)不能輸入；C=1C=1時(shí)，輸入總是具有確時(shí)，輸入總是具有確定的電平，可以擺脫亞穩(wěn)態(tài)。定的電平，可以擺脫亞穩(wěn)態(tài)。鎖存器構(gòu)造與特點(diǎn)鎖存器構(gòu)造與特點(diǎn)鐘控鐘控D D鎖存器鎖存器latchlatchC C從從1 1轉(zhuǎn)為轉(zhuǎn)為0 0能夠?qū)е螺斎胄盘?hào)被切

18、割，使能夠?qū)е螺斎胄盘?hào)被切割，使電路進(jìn)入亞穩(wěn)態(tài)。電路進(jìn)入亞穩(wěn)態(tài)。鎖存器構(gòu)造與特點(diǎn)鎖存器構(gòu)造與特點(diǎn)鐘控鐘控D D鎖存器的傳輸構(gòu)造鎖存器的傳輸構(gòu)造無論導(dǎo)通還是截?cái)嗥陂g，只需不在建立時(shí)間內(nèi)無論導(dǎo)通還是截?cái)嗥陂g，只需不在建立時(shí)間內(nèi)變化，任何尖峰脈沖都不會(huì)導(dǎo)致亞穩(wěn)態(tài)。變化，任何尖峰脈沖都不會(huì)導(dǎo)致亞穩(wěn)態(tài)。同樣存在建立時(shí)間問題！同樣存在建立時(shí)間問題！ 鎖存器構(gòu)造與特點(diǎn)鎖存器構(gòu)造與特點(diǎn)鎖存器的時(shí)鐘控制端容易受干擾，任何尖鎖存器的時(shí)鐘控制端容易受干擾，任何尖峰脈沖都能夠?qū)е聛喎€(wěn)態(tài)；峰脈沖都能夠?qū)е聛喎€(wěn)態(tài)；在電路設(shè)計(jì)中，通常希望防止鎖存器的出在電路設(shè)計(jì)中，通常希望防止鎖存器的出現(xiàn)。不允許進(jìn)展將組合電路的輸出作為時(shí)

19、現(xiàn)。不允許進(jìn)展將組合電路的輸出作為時(shí)鐘控制的設(shè)計(jì)。鐘控制的設(shè)計(jì)。觸發(fā)器構(gòu)造與特點(diǎn)觸發(fā)器構(gòu)造與特點(diǎn)D D觸發(fā)器觸發(fā)器flip-flopflip-flop2 2個(gè)個(gè)D D鎖存器串接構(gòu)成主從構(gòu)造，形狀互補(bǔ)；鎖存器串接構(gòu)成主從構(gòu)造，形狀互補(bǔ)；形狀只在時(shí)鐘邊沿變化，只傳送觸發(fā)邊沿之前的形狀只在時(shí)鐘邊沿變化，只傳送觸發(fā)邊沿之前的輸入；輸入；只需思索主鎖存器的建立時(shí)間問題；只需思索主鎖存器的建立時(shí)間問題；關(guān)于建立時(shí)間和堅(jiān)持時(shí)間關(guān)于建立時(shí)間和堅(jiān)持時(shí)間建立時(shí)間：建立時(shí)間： 在時(shí)鐘觸發(fā)沿之前信號(hào)不能變動(dòng)的時(shí)間；在時(shí)鐘觸發(fā)沿之前信號(hào)不能變動(dòng)的時(shí)間；堅(jiān)持時(shí)間：堅(jiān)持時(shí)間： 在時(shí)鐘觸發(fā)沿之后信號(hào)不能變動(dòng)的時(shí)間；在時(shí)鐘觸發(fā)

20、沿之后信號(hào)不能變動(dòng)的時(shí)間；關(guān)于建立時(shí)間和堅(jiān)持時(shí)間關(guān)于建立時(shí)間和堅(jiān)持時(shí)間對(duì)于對(duì)于D D觸發(fā)器端口的時(shí)鐘沿，只需求思索建觸發(fā)器端口的時(shí)鐘沿，只需求思索建立時(shí)間問題；立時(shí)間問題；由于外部時(shí)鐘信號(hào)需求經(jīng)過長(zhǎng)連線延遲才干由于外部時(shí)鐘信號(hào)需求經(jīng)過長(zhǎng)連線延遲才干到達(dá)觸發(fā)器端口，就會(huì)將內(nèi)部建立時(shí)間分割到達(dá)觸發(fā)器端口，就會(huì)將內(nèi)部建立時(shí)間分割為建立時(shí)間和堅(jiān)持時(shí)間兩段。為建立時(shí)間和堅(jiān)持時(shí)間兩段。關(guān)于建立時(shí)間和堅(jiān)持時(shí)間關(guān)于建立時(shí)間和堅(jiān)持時(shí)間建立時(shí)間建立時(shí)間+ +堅(jiān)持時(shí)間堅(jiān)持時(shí)間= =內(nèi)部建立時(shí)間；內(nèi)部建立時(shí)間；留意：建立時(shí)間能夠?yàn)樨?fù)值。留意：建立時(shí)間能夠?yàn)樨?fù)值。時(shí)序電路的常用時(shí)間關(guān)系時(shí)序電路的常用時(shí)間關(guān)系tclk 時(shí)鐘周期；電路可以具有的最短時(shí)鐘周期；時(shí)鐘周期；電路可以具有的最短時(shí)鐘周期；tskew時(shí)鐘