第5章 時(shí)序電路的VHDL設(shè)計(jì)

1、第第5章章 時(shí)序電路的時(shí)序電路的VHDL設(shè)計(jì)設(shè)計(jì) 5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.1 D觸發(fā)器的觸發(fā)器的VHDL描述描述 5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.1 D觸發(fā)器的觸發(fā)器的VHDL描述描述 1. 上升沿檢測表達(dá)式和信號(hào)屬性函數(shù)上升沿檢測表達(dá)式和信號(hào)屬性函數(shù)EVENT 檢測方法：檢測方法： EVENTEVENT CLKEVENT:CLKEVENT:對對clockclock標(biāo)志符在當(dāng)前的一個(gè)極小的時(shí)間段標(biāo)志符在當(dāng)前的一個(gè)極小的時(shí)間段內(nèi)發(fā)生內(nèi)發(fā)生的情況進(jìn)行檢測。的情況進(jìn)行檢測。結(jié)果為布爾值。結(jié)果為布爾值。信號(hào)屬性函數(shù)，用來獲得信號(hào)行為信

2、息的函數(shù)。如：信號(hào)屬性函數(shù)，用來獲得信號(hào)行為信息的函數(shù)。如：EVENT 信號(hào)判斷表達(dá)式：信號(hào)判斷表達(dá)式：CLKCLKEVENT AND CLK= 1EVENT AND CLK= 1 ：邊沿測試語句：邊沿測試語句, ,結(jié)果為布爾值。結(jié)果為布爾值。2. 不完整條件語句與時(shí)序電路不完整條件語句與時(shí)序電路 5.1.1 D觸發(fā)器的觸發(fā)器的VHDL描述描述 完整條件句：完整條件句：IF-THEN-ELSEIF-THEN-ELSE：構(gòu)成組合邏輯電路：構(gòu)成組合邏輯電路不完整條件句：不完整條件句：IF-THENIF-THEN：構(gòu)成時(shí)序邏輯電路，沒有給出全部所有：構(gòu)成時(shí)序邏輯電路，沒有給出全部所有的條件及處理方法

3、，引入了存儲(chǔ)器等時(shí)序電路。不完整條件句是的條件及處理方法，引入了存儲(chǔ)器等時(shí)序電路。不完整條件句是VHDLVHDL描述時(shí)序電路的重要途徑。描述時(shí)序電路的重要途徑。IF CLKEVENT AND CLK = 1 IF CLKEVENT AND CLK = 1 THEN Q1 = D ; - - THEN Q1 = D ; - -滿足條件滿足條件 END IF;END IF; -不滿足條件，不滿足條件，Q1Q1保持原值不變，引入存儲(chǔ)功能元件保持原值不變，引入存儲(chǔ)功能元件5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.1 D觸發(fā)器的觸

4、發(fā)器的VHDL描述描述 5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.1 D觸發(fā)器的觸發(fā)器的VHDL描述描述 5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.2 含異步復(fù)位和時(shí)鐘使能的含異步復(fù)位和時(shí)鐘使能的D觸發(fā)器及其觸發(fā)器及其VHDL表述表述 1.1.異步信號(hào)：不依賴于時(shí)鐘而有效的信號(hào)（如異步信號(hào)：不依賴于時(shí)鐘而有效的信號(hào)（如RSTRST信號(hào)，獨(dú)立于信號(hào)，獨(dú)立于CLKCLK）。放在時(shí)鐘邊沿測試條件語句以外。否則稱為同步信號(hào)。）。放在時(shí)鐘邊沿測試條件語句以外。否則稱為同步信號(hào)。2.2.內(nèi)層內(nèi)層IF IF 語句是非完整條件句。語句是非完整條件句。5.1 基本時(shí)序元件

5、的基本時(shí)序元件的VHDL表述表述 5.1.2 含異步復(fù)位和時(shí)鐘使能的含異步復(fù)位和時(shí)鐘使能的D觸發(fā)器及其觸發(fā)器及其VHDL表述表述 5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.3 含同步復(fù)位控制的含同步復(fù)位控制的D觸發(fā)器及其觸發(fā)器及其VHDL表述表述 1. RST1. RST信號(hào)，同步信號(hào)。信號(hào)，同步信號(hào)。2.2.外層外層IF IF 語句是非完整條件句，構(gòu)成語句是非完整條件句，構(gòu)成D D觸發(fā)器。觸發(fā)器。3.3.內(nèi)層內(nèi)層IF IF 語句是完整條件句，構(gòu)成多路選擇器。語句是完整條件句，構(gòu)成多路選擇器。5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.3 含同步復(fù)位控制的

6、含同步復(fù)位控制的D觸發(fā)器及其觸發(fā)器及其VHDL表述表述 5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.4 基本鎖存器及其基本鎖存器及其VHDL表述表述 CLKCLK高電平，高電平， Q Q隨隨D D變化，電平觸發(fā)型。變化，電平觸發(fā)型。5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.4 基本鎖存器及其基本鎖存器及其VHDL表述表述 5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.4 基本鎖存器及其基本鎖存器及其VHDL表述表述 Q Q變化僅發(fā)生于變化僅發(fā)生于CLKCLK上升沿后，邊沿觸發(fā)型。上升沿后，邊沿觸發(fā)型。5.1 基本時(shí)序元件的基本時(shí)序元件的VH

7、DL表述表述 5.1.5 含清含清0控制的鎖存器及其控制的鎖存器及其VHDL表述表述 5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.5 含清含清0控制的鎖存器及其控制的鎖存器及其VHDL表述表述 5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.6 VHDL實(shí)現(xiàn)時(shí)序電路的不同表述實(shí)現(xiàn)時(shí)序電路的不同表述CLKCLKEVENT AND CLK= 1EVENT AND CLK= 1 ：為真時(shí)，不能保證是：為真時(shí)，不能保證是0 0到到1 1的上升的上升沿。沿。5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.6 VHDL實(shí)現(xiàn)時(shí)序電路的不同表述實(shí)現(xiàn)時(shí)序電路的不同表

8、述5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.6 VHDL實(shí)現(xiàn)時(shí)序電路的不同表述實(shí)現(xiàn)時(shí)序電路的不同表述并行語句產(chǎn)生時(shí)序電路：并行語句產(chǎn)生時(shí)序電路：測下降沿的語句：測下降沿的語句：CLKCLKEVENT AND CLK= 0EVENT AND CLK= 0 ； CLK= 0 AND CLKLAST_VALUE= 1 CLK= 0 AND CLKLAST_VALUE= 1 ； falling_edge(CLK)falling_edge(CLK)；5.1 基本時(shí)序元件的基本時(shí)序元件的VHDL表述表述 5.1.7 雙邊沿觸發(fā)時(shí)序電路設(shè)計(jì)討論雙邊沿觸發(fā)時(shí)序電路設(shè)計(jì)討論 5.2 計(jì)數(shù)器的

9、計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 5.2.1 4位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì) 表面上表面上BUFFERBUFFER具有雙向端口具有雙向端口INOUTINOUT的功能，但實(shí)際上其輸入功能的功能，但實(shí)際上其輸入功能是不完整的，它只能將自己輸出的信號(hào)再反饋回來，并不含有是不完整的，它只能將自己輸出的信號(hào)再反饋回來，并不含有ININ的功的功能。能。 表達(dá)式表達(dá)式Q = Q + 1Q = Q + 1的右項(xiàng)與左項(xiàng)并非處于相同的時(shí)刻內(nèi)，對于的右項(xiàng)與左項(xiàng)并非處于相同的時(shí)刻內(nèi)，對于時(shí)序電路，除了傳輸延時(shí)外，前者的結(jié)果出現(xiàn)于當(dāng)前時(shí)鐘周期；后者，時(shí)序電路，除了傳輸延時(shí)外，前者的結(jié)果出現(xiàn)于當(dāng)前時(shí)鐘周期；后者，

10、即左項(xiàng)要獲得當(dāng)前的即左項(xiàng)要獲得當(dāng)前的Q + 1Q + 1，需等待下一個(gè)時(shí)鐘周期。，需等待下一個(gè)時(shí)鐘周期。 Q=Q+1;Q Q=Q+1;Q具有反饋特性，定義為具有反饋特性，定義為BUFFER BUFFER 。 VHDL VHDL規(guī)定加、減等算術(shù)操作符對應(yīng)的操作數(shù)的數(shù)據(jù)類型只能是規(guī)定加、減等算術(shù)操作符對應(yīng)的操作數(shù)的數(shù)據(jù)類型只能是INTEGERINTEGER。否則，需調(diào)用運(yùn)算符重載函數(shù)。否則，需調(diào)用運(yùn)算符重載函數(shù)。 5.2 計(jì)數(shù)器的計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 5.2.1 4位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì) 5.2 計(jì)數(shù)器的計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 5.2.2 計(jì)數(shù)器更常用的計(jì)數(shù)器更常用的V

11、HDL表達(dá)方式表達(dá)方式 1 1、Q Q端口模式為端口模式為OUTOUT。定義信號(hào)。定義信號(hào)Q1Q1無方向限制無方向限制 2 2、Q1Q1（邏輯矢量）（邏輯矢量）=Q1=Q1（邏輯矢量）（邏輯矢量）+1+1（整數(shù)）（整數(shù)）, “+”, “+”號(hào)的兩號(hào)的兩個(gè)操作數(shù)分屬不同類型，需調(diào)用運(yùn)算符重載函數(shù)，以便賦予加號(hào)個(gè)操作數(shù)分屬不同類型，需調(diào)用運(yùn)算符重載函數(shù)，以便賦予加號(hào)“+”+”具備新的數(shù)據(jù)類型的操作功能具備新的數(shù)據(jù)類型的操作功能 。使用語句使用語句:USE IEEE_LOGIC_UNSIGNED.ALL:USE IEEE_LOGIC_UNSIGNED.ALL5.2 計(jì)數(shù)器的計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì)

12、5.2.2 計(jì)數(shù)器更常用的計(jì)數(shù)器更常用的VHDL表達(dá)方式表達(dá)方式 Q3:03:0Q3:01:4D3:0un2_q11:4+3:01:41Q3:03:0CLK鎖存信號(hào)輸出反饋組合電路加1器4位鎖存器組成：組成： 1 1、完成加、完成加1 1的純組合電路加法器的純組合電路加法器 2 2、4 4位邊沿觸發(fā)方式鎖存器，位邊沿觸發(fā)方式鎖存器，CLKCLK為鎖存允許信號(hào)為鎖存允許信號(hào)5.2 計(jì)數(shù)器的計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 5.2.2 計(jì)數(shù)器更常用的計(jì)數(shù)器更常用的VHDL表達(dá)方式表達(dá)方式 5.2 計(jì)數(shù)器的計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 5.2.3 實(shí)用計(jì)數(shù)器的實(shí)用計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 5.2 計(jì)數(shù)器的計(jì)數(shù)器

13、的VHDL設(shè)計(jì)設(shè)計(jì) 5.2.3 實(shí)用計(jì)數(shù)器的實(shí)用計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 1. 程序分析程序分析 5.2 計(jì)數(shù)器的計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 5.2.3 實(shí)用計(jì)數(shù)器的實(shí)用計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 1. 程序分析程序分析 （1 1）第一個(gè)）第一個(gè)IF IF 語句是非完整條件句，產(chǎn)生計(jì)數(shù)器的時(shí)序電路。語句是非完整條件句，產(chǎn)生計(jì)數(shù)器的時(shí)序電路。 第二個(gè)第二個(gè)IF IF 語句是完整條件句，產(chǎn)生組合邏輯的多路選擇器。語句是完整條件句，產(chǎn)生組合邏輯的多路選擇器。 （2 2） RST:RST:異步信號(hào)異步信號(hào), ,低電平計(jì)數(shù)器清低電平計(jì)數(shù)器清0 0。 CLK:CLK:時(shí)鐘信號(hào)。時(shí)鐘信號(hào)。 EN:EN:計(jì)數(shù)使能

14、信號(hào)，高電平允許計(jì)數(shù)。計(jì)數(shù)使能信號(hào)，高電平允許計(jì)數(shù)。 LOAD:LOAD:同步加載信號(hào)。同步加載信號(hào)。5.2 計(jì)數(shù)器的計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 5.2.3 實(shí)用計(jì)數(shù)器的實(shí)用計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 1. 程序分析程序分析 5.2 計(jì)數(shù)器的計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 5.2.3 實(shí)用計(jì)數(shù)器的實(shí)用計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 2. 時(shí)序模塊中的同步控制信號(hào)和異步控制信號(hào)的構(gòu)建時(shí)序模塊中的同步控制信號(hào)和異步控制信號(hào)的構(gòu)建 異步信號(hào)：不依賴于時(shí)鐘而有效的信號(hào)（如異步信號(hào)：不依賴于時(shí)鐘而有效的信號(hào)（如RSTRST信號(hào)，獨(dú)立于信號(hào)，獨(dú)立于CLKCLK）。）。放在時(shí)鐘邊沿測試條件語句以外。放在時(shí)鐘邊沿測試條件語句

15、以外。同步信號(hào)：放在時(shí)鐘邊沿測試條件語句以內(nèi)（如同步信號(hào)：放在時(shí)鐘邊沿測試條件語句以內(nèi)（如ENEN信號(hào)）。信號(hào)）。5.2 計(jì)數(shù)器的計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 5.2.3 實(shí)用計(jì)數(shù)器的實(shí)用計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì) 3. 另一種描述方式另一種描述方式 5.3 移位寄存器的移位寄存器的VHDL設(shè)計(jì)設(shè)計(jì) 5.3 移位寄存器的移位寄存器的VHDL設(shè)計(jì)設(shè)計(jì) 10011011 10011011 1100110111001101 11100110 11100110 1.1.一個(gè)時(shí)鐘周期后將上一個(gè)時(shí)鐘周期移位寄存器的高一個(gè)時(shí)鐘周期后將上一個(gè)時(shí)鐘周期移位寄存器的高7 7位位REG8(7 DOWNTO 1) REG8

16、(7 DOWNTO 1) 二進(jìn)制數(shù)賦給低二進(jìn)制數(shù)賦給低7 7位位REG8(6 DOWNTO REG8(6 DOWNTO 0) 0) 。 2.2.將上一個(gè)時(shí)鐘周期移位寄存器的最低位將上一個(gè)時(shí)鐘周期移位寄存器的最低位REG8(0)REG8(0)向向QBQB輸出。輸出。 3.QB=REG8(0)3.QB=REG8(0)在在IFIF語句結(jié)構(gòu)外，它的執(zhí)行不需當(dāng)前時(shí)鐘，語句結(jié)構(gòu)外，它的執(zhí)行不需當(dāng)前時(shí)鐘，屬于異步方式，屬于異步方式，8 8個(gè)個(gè)CLKCLK后右移出了所有后右移出了所有8 8位二進(jìn)制數(shù)。位二進(jìn)制數(shù)。 4.4.右移時(shí)，最高位填右移時(shí)，最高位填1 1。5.3 移位寄存器的移位寄存器的VHDL設(shè)計(jì)設(shè)計(jì)

17、 屬性語句用于對信號(hào)和其他項(xiàng)目的多種屬性檢測或統(tǒng)計(jì)。具有屬性屬性語句用于對信號(hào)和其他項(xiàng)目的多種屬性檢測或統(tǒng)計(jì)。具有屬性的項(xiàng)目有：類型、子類型、過程、函數(shù)、信號(hào)、變量、常量、實(shí)體、結(jié)的項(xiàng)目有：類型、子類型、過程、函數(shù)、信號(hào)、變量、常量、實(shí)體、結(jié)構(gòu)體、配置、程序包、元件和語句標(biāo)號(hào)等。某一項(xiàng)目的特定屬性或特征構(gòu)體、配置、程序包、元件和語句標(biāo)號(hào)等。某一項(xiàng)目的特定屬性或特征可以用一個(gè)值或一個(gè)表達(dá)式來表示，通過可以用一個(gè)值或一個(gè)表達(dá)式來表示，通過VHDLVHDL的預(yù)定義屬性描述語句可的預(yù)定義屬性描述語句可以加以訪問。以加以訪問。 綜合器支持的屬性有：綜合器支持的屬性有：LEFTLEFT、RIGHTRIGH

18、T、LOWLOW、RANGERANGE、REVERSE_RANGEREVERSE_RANGE、LENGTHLENGTH、EVENTEVENT及及STABLESTABLE等。等。5.4 屬性描述與定義語句屬性描述與定義語句 預(yù)定義屬性描述語句格式：預(yù)定義屬性描述語句格式： 屬性測試項(xiàng)目名屬性測試項(xiàng)目名屬性標(biāo)識(shí)符屬性標(biāo)識(shí)符 .SIGNAL range1 : IN STD LOGIC VECTOR (0 TO 7) ；.FOR i IN range1RANGE LOOP - FOR i IN 0 TO 7 LOOP . 2. 數(shù)據(jù)區(qū)間類屬性數(shù)據(jù)區(qū)間類屬性 ：RANGERANGE（n n） 和和REV

19、ERSE_RANGE(nREVERSE_RANGE(n)NOT (clockSTABLE AND clock =1) -不可綜合不可綜合(clockEVENT AND clock =1) -用于用于IF和和WAIT語句語句1. 信號(hào)類屬性：常用：信號(hào)類屬性：常用：EVENTEVENT、STABLESTABLE 5.4 屬性描述與定義語句屬性描述與定義語句 5.4 屬性描述與定義語句屬性描述與定義語句 3. 數(shù)值類屬性數(shù)值類屬性: LEFT: LEFT、RIGHTRIGHT、HIGHTHIGHT、LOW LOW .PROCESS (clock, a, b);TYPE obj IS ARRAY (

20、0 TO 15) OF BIT ;SIGNAL ele1, ele2, ele3, ele4 : INTEGER ;BEGIN ele1 = objRIGNT ; -15 ele2 = objLEFT ; -0 ele3 = objHIGH ; -0 ele4 = objLOW ; -15. 5.4 屬性描述與定義語句屬性描述與定義語句 3. 數(shù)值類屬性數(shù)值類屬性 【例【例5-18】LIBRARY IEEE;-PARITY GENERATORUSE IEEE.STD_LOGIC_1164.ALL;ENTITY parity IS GENERIC (bus_size : INTEGER := 8 ); PORT (input_bus : IN STD_LOGIC_VECTOR(bus_size-1 DOWNTO 0); even_numbits, odd_numbits : OUT STD_LOGIC ) ;END parity ; AR