薄膜沉積設(shè)備篇工藝升級(jí)提升薄膜設(shè)備需求國(guó)內(nèi)廠商差異化布局加速國(guó)產(chǎn)化進(jìn)程

1、一、薄膜沉積是芯片制造的關(guān)鍵工藝，薄膜種類多與工藝復(fù)雜性構(gòu)筑高壁壘1、芯片是由數(shù)層薄膜堆疊而成，薄膜沉積是芯片前道制造中的“加法工藝”芯片是由一系列有源和無源電路元件堆疊而成的 3D 結(jié)構(gòu)，薄膜沉積是芯片前道制造的核心工藝之一。從芯片截取橫截面來看，芯片是由一層層納米級(jí)元件堆疊而成，所有有源電路元件（例如晶體管、存儲(chǔ)單元等）集中在芯片底部，另外的部分由上層的鋁/銅互連形成的金屬層及各層金屬之間的絕緣介質(zhì)層組成。芯片前道制造工藝包括氧化擴(kuò)散、薄膜沉積、涂膠顯影、光刻、離子注入、刻蝕、清洗、檢測(cè)等，薄膜沉積是其中的核心工藝之一，作用是在晶圓表面通過物理/化學(xué)方法交替堆疊 SiO2、SiN 等絕緣介

2、質(zhì)薄膜和 Al、Cu 等金屬導(dǎo)電膜等，在這些薄膜上可以進(jìn)行掩膜版圖形轉(zhuǎn)移（光刻）、刻蝕等工藝，最終形成各層電路結(jié)構(gòu)。由于制造工藝中需要薄膜沉積技術(shù)在晶圓上重復(fù)堆疊薄膜，因此薄膜沉積技術(shù)可視為前道制造中的“加法工藝”。圖 1：芯片制造所需的工藝步驟 圖 2：芯片剖面圖 ASML， 拓荊科技 IPO 路演材料， 薄膜沉積是決定薄膜性能的關(guān)鍵，相關(guān)工藝和設(shè)備壁壘很高。芯片制造的關(guān)鍵在于將電路圖形轉(zhuǎn)移到薄膜上這一過程，薄膜的性能除了與沉積材料有關(guān)，最主要受到薄膜沉積工藝的影響。薄膜沉積工藝/設(shè)備壁壘很高，主要來自：第一，芯片由不同模塊工藝集成，薄膜沉積是大多數(shù)模塊工藝的關(guān)鍵步驟，薄膜本身在不同模塊/器

3、件中的性能要求繁多且差異化明顯；第二，薄膜沉積工藝需要滿足不同薄膜性能要求，新材料出現(xiàn)或器件結(jié)構(gòu)的改變要求不斷研發(fā)新的工藝或設(shè)備；第三，更嚴(yán)格的熱預(yù)算要求更低溫的生長(zhǎng)工藝，薄膜性能不斷提升要求設(shè)備具備更好集成度，另外，沉積過程還要考慮沉積速率、環(huán)境污染等指標(biāo)。下面幾節(jié)，我們從薄膜種類與應(yīng)用、芯片制造模塊工藝、性能指標(biāo)等角度來闡釋薄膜沉積的高壁壘。2、薄膜主要分為半導(dǎo)體、介質(zhì)、金屬三大類，薄膜種類針對(duì)不同場(chǎng)景有不同側(cè)重常見的薄膜主要分為半導(dǎo)體、介質(zhì)、金屬/金屬化合物薄膜三大類，特點(diǎn)在于沉積材料與不同場(chǎng)景下應(yīng)用的復(fù)雜多樣，并且材料的進(jìn)步伴隨制程等的演變，推動(dòng)薄膜沉積工藝/設(shè)備不斷研發(fā)。1） 半導(dǎo)體

4、薄膜：應(yīng)用范圍有限，主要用于制備源/漏極的溝道區(qū)、單晶外延層和 MOS 柵極等。分為單晶硅、多晶硅、非晶硅等，其中多晶硅（Poly-Si）主要用于 MOS 的柵極等，單晶硅一般采用外延法制備，在單晶表面生長(zhǎng)出完全 排列有序的單晶體層，非晶硅/鍺硅（-Si/SiGe）主要用于光伏領(lǐng)域和填充半導(dǎo)體前段工藝源/漏的溝道區(qū)。2） 介質(zhì)薄膜：應(yīng)用范圍最廣泛，主要用于前段的淺槽隔離、柵氧化層、側(cè)墻、阻擋層、金屬層前介質(zhì)層，后段的金屬層間介質(zhì)層、刻蝕停止層、阻擋層、抗反射層、鈍化層等，也可以用于硬掩膜。介質(zhì)薄膜是一類具備絕緣性質(zhì)的薄膜，主要用來掩蔽芯片任何器件/金屬間雜質(zhì)相互擴(kuò)散，因此應(yīng)用范圍最為廣泛。介質(zhì)

5、薄膜沉積主要需要考慮薄膜厚度、臺(tái)階覆蓋率、致密性等。最常見的介質(zhì)薄膜包括氧化硅、氮化硅、低/高介電常數(shù)材料等。摻雜的/不摻雜的 SiO2：應(yīng)用最廣泛的介質(zhì)薄膜，最主要用于淺槽隔離（Shallow Trench Isolation，STI）、多晶硅柵的柵氧化層與側(cè)墻、層間介質(zhì)層、阻擋層、硬掩膜等。由于 Si 元素豐富且 SiO2 擁有高熔點(diǎn)，允許更寬的工作溫度范圍，因此 SiO2 應(yīng)用最廣泛。沉積過程中，SiO2 要求足夠薄，防止應(yīng)力作用產(chǎn)生裂紋，同時(shí)要滿足一定臺(tái)階覆蓋率要求，尤其是在電極引線和元件互連時(shí)的覆蓋率。SiO2 可以通入硅烷與氧氣制備，也可以通入 TEOS（Si(OC2H5)4，四乙

6、氧基硅烷）與氧氣/臭氧制備，TEOS-SiO2 的薄膜性能更好；而在 SiO2 中摻入雜質(zhì)可以形成例如對(duì)特定離子更好的隔離效果、使薄膜具備更好的填孔能力等特性，常見的如在 SiO2 中摻入磷雜質(zhì)形成磷硅玻璃（Phospho-silicate Glass，PSG）或者同時(shí)摻入磷雜質(zhì)和硼雜質(zhì)形成硼磷硅玻璃（Boro-phospho-silicate Glass， BPSG），一般用于金屬前介質(zhì)層（Pre-metal dielectric，PMD）；也可以摻入 N 元素形成氮氧化物，可用于柵氧化層、硬掩膜、抗反射涂層等；SiN/Si3N4：絕緣性能好，用于鈍化層、刻蝕停止層、硬掩膜、側(cè)墻等工藝。Si

7、3N4 的特點(diǎn)是相較 SiO2 的結(jié)構(gòu)更 致密、化學(xué)穩(wěn)定性高，因此更適合用于鈍化層和刻蝕停止層等用于掩蔽離子擴(kuò)散，制備難點(diǎn)在于顆粒的控制；但 Si3N4 的介電常數(shù)很高，一般不作為層間介質(zhì)（intern-metal dielectric，ILD），否則會(huì)導(dǎo)致導(dǎo)體之間產(chǎn)生大的電容；低介電常數(shù)（k）介質(zhì)：在后段 PMD 中用來替代傳統(tǒng) SiO2。后段金屬層級(jí)金屬層間介質(zhì)中，電路導(dǎo)線電阻用 R表示，寄生電容用 C 表示，由于 R 與導(dǎo)體的橫截面積呈反比，C 與電容極板的距離呈反比，因此隨著制程微縮，布線之間的距離減小，電容與電阻均變大，產(chǎn)生 RC 信號(hào)延遲造成信號(hào)失真，影響芯片工作速度。因此需要降低

8、 R 與C，R=L/S，是電阻率，L 是導(dǎo)線長(zhǎng)度，S 是橫截面積，由于增大導(dǎo)體橫截面積不利于制程微縮，因此降低 R 的 辦法是選取電阻率更低的導(dǎo)體，比如用 Cu 替換 Al，而在 Cu 布線之后，很難選擇其他導(dǎo)體替代 Cu 來繼續(xù)降低電阻； C=kA/d，A 是橫截面積，d 是電介質(zhì)膜層厚度，降低橫截面積會(huì)導(dǎo)致電阻 R 增加，增加電介質(zhì)膜層厚度會(huì)導(dǎo)致間隙 填充更加困難，因此降低 C 的辦法通常是降低 k 值，采用低 k 材料（例如摻雜氟元素等形成的有機(jī)材料）替代 SiO2，低 k 介質(zhì)的工藝壁壘在于保證薄膜較薄同時(shí)實(shí)現(xiàn)足夠的機(jī)械強(qiáng)度、高均勻性等；高 k 介質(zhì)（HFO2、HfSiOx、HfSiO

9、N 等）：用于在柵極氧化層中替代多晶硅柵中的 SiO2。晶體管尺寸不斷減小，需要維持足夠柵電容來保證柵控能力，因此要求柵氧化層厚度繼續(xù)減薄，然而在柵氧化層物理厚度減薄到低于 1.5nm 時(shí)，器件漏電流大幅增加，因此需要用高介電常數(shù) k 的介質(zhì)替代 SiO2 來維持柵極保持高電容，這樣可以在等效柵氧厚度（Equvalent Oxide Thickness，EOT）持續(xù)縮小的前提下，使柵介質(zhì)的物理厚度相對(duì)較大，來減少柵介質(zhì)漏電流；3） 金屬及金屬化合物薄膜：金屬薄膜主要用于金屬柵極、金屬層、焊盤，金屬化合物薄膜主要用于阻擋層、硬掩膜等。金屬薄膜包括 Al、Cu 等，具備良好導(dǎo)電性，用于制作電極、導(dǎo)

10、線、超導(dǎo)器件等，關(guān)鍵在于保證沉積速率同時(shí)沉積的金屬薄膜滿足較好的導(dǎo)電性；金屬化合物薄膜包括TaN、TiN 等。Al/Cu 導(dǎo)線：用于金屬籽晶層與金屬導(dǎo)線，Al 也可以作為金屬柵極。0.13um 以上的制程普遍使用 Al 作為導(dǎo)線，但在 0.13um 以下制程，由于 Cu 電導(dǎo)率更高，為了減小 RC 延遲，用 Cu 替代 Al 作為導(dǎo)線，既可以保證較高的電導(dǎo)率，同時(shí)還能通過減薄厚度降低電容；鎢（W）：主要用于接觸孔和通孔，也可以用于金屬柵極。接觸孔（Contact）用于將前段工藝制備的晶體管和后段工藝的第一層金屬層連接，通孔（Via）用于將相鄰金屬層之間的連接，由于 PVD 制備的 Al 和 C

11、u 臺(tái)階覆蓋率較低，而采用 CVD 方法沉積的 W 臺(tái)階覆蓋率高，具有填充高深寬比通孔的能力，但是 W 的電阻率較高，因此 W 不能用于金屬互連層，專門用來填充接觸孔和通孔；TiN/TaN/Ta/Ti 等金屬化合物：主要用于阻擋層和金屬柵極。在前段接觸孔和后段通孔外部需要沉積一層阻擋層，用于阻擋 W 的擴(kuò)散，在后段Al/Cu 金屬層外側(cè)也需要制備一層阻擋層來阻止Al/Cu 向介質(zhì)層擴(kuò)散；WSi2、TiSi2、CoSi2、NiSi 等金屬硅化物：主要用于在柵/源/漏極上層的硅化物層。在前段工藝源極、柵極、漏極上面沉積一層金屬硅化物，可以降低各電極的電阻，也可以降低柵極對(duì)金屬層的電阻。薄膜分類沉積

12、材料應(yīng)用場(chǎng)景半導(dǎo)體多晶硅SiH4（硅烷）MOS 的柵極、高值電阻等單晶硅SiCl2H2（二氯硅烷：DCS）功率器件的單晶外延層等SiCl3H2（三氯硅烷：TCS）SiCl4（四氯硅烷：Siltet）非晶硅光伏領(lǐng)域、源極/漏極溝道區(qū)等介電質(zhì)SiO2SiH4，O2 SiH4，N2OSi(OC2H5)4（四乙氧基硅烷，TEOS），O2/O3STI、柵氧化層、側(cè)墻、PMD、IMD、阻擋層、硬掩膜等Si3N4/SiNSiH4，N2O、N2、NH3 C8H22N2Si（BTBAS）刻蝕停止層、硬掩膜、鈍化層等SiONSiH4，N2O、N2、NH3抗反射層、柵氧化層、硬掩膜等PSG/BPSG（磷硅/硼磷硅玻

13、璃）硅烷、硼烷、磷烷等PMD、鈍化層等。Low-K 材料聚酰亞胺（PI）等在 PMD 中替代 SiO2High-K 材料Hf、O2、SiO2 等在柵介質(zhì)層中替代 SiO2。金屬/金屬化合物W（鎢）WF6（六氟化鎢），SiH4，H2接觸孔、通孔、柵極等WSi2/TiSi2/CoSix/NiSiWF6、硅烷等源/漏/柵極上的硅化物層TiNTiN(CH3)24（TDMAT）阻擋層、金屬柵等TiTiCl4Ta/TaNAl/Cu金屬層、金屬柵極等表 1：常見薄膜分類半導(dǎo)體薄膜技術(shù)基礎(chǔ)、半導(dǎo)體制造技術(shù)，整理3、邏輯/存儲(chǔ)芯片由多重模塊堆疊，模塊復(fù)雜性構(gòu)筑薄膜沉積工藝技術(shù)高壁壘芯片工藝分為前道制造和后道封裝

14、兩個(gè)部分，其中前道制造工藝又分為前、中、后三段工藝，前段和后段工藝分別形成晶體管等器件和金屬布線，中段工藝用于將二者連接。1） 前段工藝（Front end of line，F(xiàn)EOL）：形成芯片底層晶體管等有源 MOS 器件的過程，主要包括淺槽隔離、源漏極、柵極、側(cè)墻等。在其中，薄膜沉積的主要壁壘在于實(shí)現(xiàn)淺槽隔離中薄膜的填充和柵氧化層的厚度減薄等。淺槽隔離（STI）：使用薄膜主要為 SiO2，薄膜沉積的壁壘在于填充過程中不會(huì)在溝道內(nèi)部殘留孔隙。STI 目的是在 Si 襯底上劃分出制備晶體管的區(qū)域，保證不同晶體管工作過程中不會(huì)相互干擾。STI 的角度和深度不同對(duì)器件特性造成很大影響，同時(shí)隨著制程

15、進(jìn)步，要求溝槽深寬比逐漸增大，因此要求刻蝕能夠精準(zhǔn)控制溝道深度，也需要保證沉積之后被填充的溝道內(nèi)部不會(huì)殘留孔隙而影響隔離效果。另外，由于溝槽區(qū)域尺寸差異較大，對(duì) CMP 工藝也有所挑戰(zhàn)；源漏溝道工藝：使用非晶硅/鍺硅填充溝道區(qū)，使用 TEOS-SiO2 和 Si3N4 等形成側(cè)墻。溝道工藝是 IC 的核心工藝之一，確定了晶體管的基本性質(zhì)，主要工藝是在離子注入形成源極/漏極；在 1980s，為了改善短溝道效應(yīng)（溝道縮小引起的載流子速度飽和，器件性能減弱）而引入側(cè)墻，需要在柵極側(cè)面形成并靠近源漏，防止源漏區(qū)的離子對(duì)柵極造成污染，關(guān)鍵在于對(duì)側(cè)墻厚度精確控制，同時(shí)要求側(cè)墻保持較好的隔離效果；對(duì)于 40

16、nm 以下的工藝，通過外延法制備-Si/SiGe 可以對(duì)溝道區(qū)施加應(yīng)力，可以提高 MOSFET 的開關(guān)速度；柵極工藝：集成電路工藝中最關(guān)鍵的步驟，直接影響 IC 性能，主要用多晶硅/金屬作為柵極，用 SiO2、SiON、高 k 介質(zhì)（HFO2、HfSiOx、HfSiON 等）作為柵氧化層，其中薄膜沉積的壁壘在于保證柵氧化層盡可能薄。柵極制作中需要用到最先進(jìn)的光刻、刻蝕與薄膜沉積工藝及設(shè)備，一般在 45nm 以上制程中，使用氧化方法制備 SiO2 作為柵氧化層，在柵氧化層上通過 CVD 方法沉積多晶硅并經(jīng)過刻蝕形成多晶硅柵；制程進(jìn)步要求柵氧化層不斷減薄來維持柵電容，但在 45nm 以下制程之后，

17、柵氧化層厚度低于 1.5nm，器件漏電流大幅增加，不得不選用介電常數(shù)更高的高 k 介質(zhì)替代傳統(tǒng) SiO2 作為柵氧化層，相當(dāng)于在維持同樣?xùn)烹娙萃瑫r(shí)增加了等效柵氧化層厚度，同時(shí)，由于金屬/金屬化合物可以降低電阻率等，避免多晶硅柵的耗盡效應(yīng)，在 45nm 制程之后逐漸替代多晶硅作為柵極；硅化物層：使用 WSi2、TiSi2、CoSi2、NiSi 等。在源漏溝道區(qū)或者多晶硅柵極上沉積一層硅化物層，可以降低接觸電阻，最早發(fā)展起來的是 WSi2，后來在 0.25um 以上 IC 中主要使用 TiSi2，在 0.25um-65/45nm 制程中使用 CoSi2 替代TiSi2，在 65/45-14nm 和

18、 14nm 以下制程中分別用NiSi 和低溫 Ti-Si 作為硅化物層；2） 中段工藝：包括金屬前電介質(zhì)層（PMD）、阻擋層、接觸孔等。中段工藝主要作用是連接前段器件與后段第一層金屬，主要壁壘在于對(duì)接觸孔鎢栓塞的刻蝕和沉積。PMD：使用 TEOS-SiO2、PSG/BPSG 等填充。用 CVD 方法沉積一層 PMD，防止前后段工藝間雜質(zhì)相互擴(kuò)散；阻擋層和接觸孔：使用 Ti/TiN 等作為阻擋層，使用鎢填充接觸孔。先刻蝕出接觸孔的形狀，為了防止刻蝕過程中對(duì)接觸孔底層材料的損傷，需要在介質(zhì)層中加入 Ti/TiN 等作為阻擋層；最后生長(zhǎng)鎢填充接觸孔，鎢栓塞的形成是實(shí)現(xiàn)前段后段導(dǎo)通的最關(guān)鍵步驟，形成質(zhì)

19、量較差會(huì)導(dǎo)致互連電阻增大，影響器件性能，所以關(guān)鍵是刻蝕的高選擇比（保證刻蝕完而不損傷下層材料）和薄膜沉積的上下均勻性，防止由于上層沉積速率比下層快而形成孔洞。圖 3：半導(dǎo)體制造前段及中段工藝剖面圖Micro Fabrication，整理3） 后段工藝（Back end of line，BEOL）：主要壁壘在于保證層間介質(zhì)、鈍化層等薄膜的致密性、均勻性等。后 段工藝指形成能將電信號(hào)傳輸?shù)叫酒鱾€(gè)器件的互聯(lián)線，包括金屬間介質(zhì)層沉積、金屬線條形成、引出焊盤等工藝，按照功能不同，分類如下：金屬間介質(zhì)層（IMD）/阻擋層/鈍化層等：一般用 SiO2 及低 k 介質(zhì)制作 IMD，使用 Ti/TiN/TaN

20、/Ta 等作為阻擋層，使用 Si3N4 等作為阻擋層，要求沉積的薄膜致密性好，隔離能力強(qiáng)。IMD/阻擋層薄膜主要防止不同金屬層或者導(dǎo)線 與介質(zhì)層之間雜質(zhì)的相互擴(kuò)散，鈍化層用來防止最后一層金屬在封測(cè)過程中受到污染，因此要求薄膜的致密性好，隔離和絕緣能力強(qiáng)，其中阻擋層還要求厚度很?。?nm）并且與銅和介質(zhì)材料的粘附性都很好；金屬籽晶層與金屬層：使用 W/Al/Cu 作為籽晶層，Al/Cu 作為金屬布線，要求沉積的導(dǎo)線電阻率低、導(dǎo)電能力強(qiáng)。在創(chuàng)建金屬互連層過程中，沉積擴(kuò)散阻擋層是第一步，用于防止層間介質(zhì)層的金屬污染；電鍍方法沉積的金屬較 PVD 法具有更低的電阻率和更好的填充特性，因此一般用電鍍沉積

21、后段金屬層，但是電鍍不能在高電阻的阻擋層上面成核，需要先使用 PVD 方法在阻擋層上沉積的一層 W/Cu，用作電鍍 Cu 等金屬前的種子層；最后采用電鍍方法在籽晶層上面填充 Al/Cu 等金屬核，起到金屬互連的作用；硬掩膜（Hardmask）：使用 SiO2、Si3N4、TiN、非晶碳（ACHM）等，主要用于多重曝光工藝等。在制程進(jìn)步到 90nm 以下時(shí)，光刻尺寸越來越小，需要在晶圓表面形成硬掩膜層配合光刻膠形成掩膜圖形，之后通過刻蝕將其去除。傳統(tǒng)的硬掩膜層為 SiO2、Si3N4 等，硬度比較有限，逐漸被金屬硬掩膜例如 TiN、摻雜碳的非晶硅（ACHM）等替代；焊盤（pad）：主要使用 Al

22、/Cu/合金，要求沉積的薄膜硬度足夠高。焊盤位于鈍化層的上方，用于將芯片中最后一層金屬層和PCB 板鍵合起來。焊盤一般為Al/Cu/合金襯墊（pad），需要承受住檢測(cè)或者鍵合帶來的機(jī)械壓力。圖 4：半導(dǎo)體制造后段工藝剖面圖資料來源：半導(dǎo)體制造技術(shù)，整理工藝工藝結(jié)構(gòu)主要作用材料沉積工藝前道后段焊盤（pad）將最后一層金屬層和PCB板連接Al、Cu、合金電鍍、PVD鈍化層將前道芯片與封裝密封層隔開，起保護(hù)作用SiO2、Si3N4、BPSG/PSG（硼磷硅/磷硅玻璃）APCVD、LPCVD、PECVD阻擋層防止介質(zhì)和金屬間相互擴(kuò)散Ta/TaN/TaSiNPVD、PECVD、ALDADC I/II（先

23、進(jìn)摻氮/氧碳化硅）PECVD、ALD后段硬掩膜刻蝕使用SiO2、SiON、Si3N4LPCVD、PECVD非晶碳（ACHM）PECVDTiNPVD刻蝕及平坦化停止層刻蝕到此層時(shí)停止Si3N4、SiCLPCVD、PECVD介電抗反射層（DARC）吸收光刻中的光SiON、SiOCLPCVD、PECVD金屬層間介質(zhì)層（IMD）防止不同金屬層間雜質(zhì)相互擴(kuò)散SiO2、TEOS-SiO2APCVD、LPCVD、PECVD低介電常數(shù)（k）介質(zhì)（含碳的高分子化合物）PECVD金屬層起到導(dǎo)線等作用Al、CuPVD、電鍍籽晶層介于阻擋層和金屬層之間，在籽晶層上面沉積金屬薄膜Al、CuPVD、M-CVD通孔（Via

24、）連接各金屬層WPVD、M-CVD中段阻擋層防止鎢栓塞和層間介質(zhì)間雜質(zhì)相互擴(kuò)散Ti/TiN/TaN等PVD、PECVD金屬層前介質(zhì)（PMD）絕緣性能，防止前后段工藝雜質(zhì)相互擴(kuò)散SiO2APCVD、LPCVD、PECVD、SACVD、HDP-CVD、FCVDPSG/BPSGTEOS-SiO2接觸孔連接前后段工藝WM-CVD、PVD后段硬掩膜刻蝕用圖形“底片”SiO2、SiON、Si3N4LPCVD、PECVD非晶碳（ACHM）PECVDTiNPVD應(yīng)力記憶層某些特定位置改變電子傳輸特性硅氧化物、HSN（高分子橡膠）LPCVD、PECVD底部抗反射涂層（BARC）吸收光刻中的光SiON、SiOCL

25、PCVD、PECVD側(cè)墻保護(hù)柵極不被源/漏極的離子污染SiO2、PSG/BPSG、Si3N4LPCVD、PECVD、ALD硅化物低電阻層位于柵極之上，降低接觸和串聯(lián)電阻硅化物（WSi2、TiSi2、CoSi2、NiSi）PVD柵極集成與發(fā)射電流作用多晶硅（Poly-Si）APCVD、LPCVD、PECVD高k金屬M(fèi)-CVD、PVD源漏溝道區(qū)確定晶體管基本性質(zhì)非晶硅/鍺硅（-Si/SiGe）柵氧化層用于硅襯底和柵極之間，起絕緣作用SiO2、SiONLPCVD、PECVD、外延高介電常數(shù)（k）介質(zhì)（HfO2、HfSiOx、HfSiON等）PECVD、外延淺溝槽隔離STI在SiO2襯底上劃分出制備晶

26、體管的區(qū)域，阻斷晶體管之間電流等信號(hào)干擾SiO2PECVD、SACVD、HDP-CVD、FCVD、ALD單晶外延層在單晶硅片上長(zhǎng)出一層相同晶向、純度更高的外延層單晶硅外延生長(zhǎng)、APCVD圖 5：典型邏輯芯片中各層電路工藝需要的薄膜材料及工藝集成電路產(chǎn)業(yè)全書、半導(dǎo)體薄膜技術(shù)基礎(chǔ)，整理在 3D NAND 中，底層采用氧化物-氮化物重復(fù)堆疊形成 ON Stack，薄膜壁壘較高，要求厚度和組分均勻，溝道-介質(zhì)界面缺陷密度低。在 20nm 工藝節(jié)點(diǎn)之后，傳統(tǒng)的平面浮柵 NAND 因受到鄰近浮柵-浮柵的耦合電容干擾而達(dá)到微縮的極限，為了實(shí)現(xiàn)更高的存儲(chǔ)容量，NAND 工藝開始向三維堆疊方向發(fā)展。在 3D N

27、AND FEOL 工藝中，在完成CMOS 的源漏極之后，開始重復(fù)沉淀多層氧化硅/氮化硅形成 ON 疊層（ON Stack），接下來進(jìn)行光刻和溝道超深孔刻蝕（深寬比至少大于 30:1），沉淀高質(zhì)量的多晶硅薄膜和溝道深孔填充并形成柵襯墊陣列（Gate Pad），然后進(jìn)行一系列的光刻、刻蝕、離子注入、沉積柵介質(zhì)層、沉積柵極等工藝，最后進(jìn)行BEOL 工藝。圖 6：3D NAND 各層電路結(jié)構(gòu)及 ON-Stack資料來源：集成電路產(chǎn)業(yè)全書，拓荊科技招股書，在 DRAM 中，槽式/堆疊存儲(chǔ)單元（Cell capacitor）向高深寬比發(fā)展，提高沉積難度。當(dāng)前 DRAM 每個(gè)存儲(chǔ)單元為 1T1C（1 Tra

28、nsistor+1 Capacitor）結(jié)構(gòu)，即由 1 個(gè)晶體管和 1 個(gè)電容構(gòu)成，按照電容在晶體管之前和之后形成（ 即電容分別位于晶體管的下方和上方） 可分為堆疊式電容（ Stacked Capacitor ） 和溝槽式電容（ Trench Capacitor）。1）溝槽式 DRAM：先在基板上刻蝕出溝槽，然后在溝槽中沉積出介電層以形成電容器，然后在電容器上方制造出柵極，構(gòu)成完整的 DRAM cell。由于溝槽式 DRAM 不會(huì)影響 CMOS 晶體管特性，因此適合將 DRAM和邏輯電路集成在一起，形成 eDRAM。在沉積工藝時(shí)，由于溝槽的開口越來越細(xì)，要在溝槽里面沉積足夠的介電材料，形成容值

29、足夠高的電容也更難；2）堆疊式 DRAM：存儲(chǔ)單元在前段工藝（FEOL）之后形成，主要用于制造獨(dú)立式的高密度DRAM。電容結(jié)構(gòu)逐漸從圓柱形變?yōu)橹危枰獙?duì)高深寬比進(jìn)行構(gòu)圖，同樣提高了沉積難度。圖 7：溝槽式電容示意圖 圖 8：堆疊式電容示意圖 IBM， SAMSUNG， 圖 9：堆疊式 DRAM 剖面圖 圖 10：DRAM 中各層電路主要沉積材料及工藝 AMAT， 集成電路產(chǎn)業(yè)全書，拓荊科技招股書， 4、沉積設(shè)備注重工藝穩(wěn)定性以保證膜質(zhì)性能，未來向低溫、更高集成度方向發(fā)展評(píng)價(jià)薄膜性能指標(biāo)包括均勻度、厚度、臺(tái)階覆蓋率、成膜速率等，同時(shí)還要考慮反射率、顆粒情況等。1） 良好的臺(tái)階覆蓋能力。臺(tái)階覆蓋

30、能力指在硅片表面各個(gè)方向上厚度一致，實(shí)際工藝中，容易在尖角處以及沿著垂直側(cè)壁到底部的方向出現(xiàn)厚度不均的情況，造成臺(tái)階底部斷裂；2） 填充高深寬比間隙的能力。深寬比被定義為間隙的深度和寬度的比值，典型的高深寬比是金屬層之間介質(zhì)中的通孔，難于形成厚度均勻的膜，并且容易產(chǎn)生夾斷和空洞，降低芯片可靠性和良率；3） 良好的厚度均勻性。要求硅片表面各處薄膜厚度一致，材料的電阻會(huì)隨薄膜厚度的變化而變化，但是膜層越薄，膜本身機(jī)械強(qiáng)度降低等；4） 高純度和高密度。需要避免沾污物和顆粒，要求潔凈的薄膜沉積過程和高純度的材料；膜密度表示膜層中針孔和空洞的密度，反映薄膜致密性；5） 高度的結(jié)構(gòu)完整性和低的膜應(yīng)力。沉積

31、中要控制晶粒的尺寸，同時(shí)確保沉積的薄膜較薄，防止薄膜間的應(yīng)力導(dǎo)致硅片襯底變形、開裂、分層等；6） 對(duì)襯底材料或者下層薄膜保持良好的粘附性。粘附性為了避免薄膜分層和開裂，防止因開裂導(dǎo)致雜質(zhì)的進(jìn)入。粘附性主要由表面潔凈程度、薄膜及合金的材料等決定。圖 11：薄膜沉積好壞效果對(duì)比LAM Research主要指標(biāo)注釋生長(zhǎng)速率薄膜的生長(zhǎng)速率直接影響到設(shè)備的生產(chǎn)效率均勻性包括各種均勻性，如薄膜厚度均勻性、薄膜電阻均勻性等臺(tái)階覆蓋率跨臺(tái)階處的最薄的膜層厚度與平坦處最厚的膜層厚度的比值，臺(tái)階覆蓋率越大越好，一般來說要求大于 33%介電性能（k 值）/漏電流K 值影響電容，k 越大，電容越大。SiO2 的 k

32、值為 3.7 左右，一般 k3.2 的材料為低 k 材料，k2.5 的材料為超低 k 材料，k3.7 的材料為高 k 材料功函數(shù)（Work Function）指要使一粒電子立即從固體表面中逸出，所必須提供的最小能量，是金屬薄膜的重要參數(shù)薄膜應(yīng)力控制包括單層薄膜的應(yīng)力控制及復(fù)合薄膜的應(yīng)力控制微粒雜質(zhì)控制包括圓片傳輸過程和工藝過程中的微粒雜質(zhì)控制反應(yīng)腔室清理周期反應(yīng)腔室清理的周期及清理過程的時(shí)長(zhǎng)均會(huì)影響設(shè)備的生產(chǎn)效率表 2：判斷薄膜工藝/設(shè)備性能的主要指標(biāo)集成電路產(chǎn)業(yè)全書，整理設(shè)備更多考慮工藝穩(wěn)定性，未來發(fā)展趨勢(shì)是低溫反應(yīng)、高集成度等。工藝穩(wěn)定性：評(píng)價(jià)薄膜性能除了均勻度、厚度、臺(tái)階覆蓋率、成膜速率

33、等之外，還要考慮反射率、顆粒情況等。薄膜沉積設(shè)備首先要關(guān)注工藝穩(wěn)定性，要保證設(shè)備在同一高水準(zhǔn)下生產(chǎn)，同時(shí)設(shè)備開機(jī)率保持高位，例如 AMAT 等海外巨頭的 CVD 設(shè)備開機(jī)率高達(dá) 90%以上（即工作壽命內(nèi)一年僅有 10%的時(shí)間停機(jī)檢修），同時(shí)在各個(gè)腔體間的匹配度保持一致；對(duì)于國(guó)內(nèi)設(shè)備廠商來說，由于國(guó)內(nèi)產(chǎn)線大多仍使用海外設(shè)備，因此國(guó)內(nèi)設(shè)備廠在還要考慮各個(gè)維度上和國(guó)際設(shè)備廠商設(shè)備進(jìn)行匹配，才能達(dá)到量產(chǎn)的標(biāo)準(zhǔn)；未來薄膜設(shè)備趨向于低溫反應(yīng)與更高集成度：薄膜越來越嚴(yán)格的熱預(yù)算限制要求更低溫的薄膜生長(zhǎng)工藝；同時(shí)，為了更好控制不同薄膜的生長(zhǎng)，設(shè)備平臺(tái)的系統(tǒng)集成度會(huì)更高，例如金屬互連層的制備需要將不同的工藝腔室

34、集成在一個(gè)平臺(tái)上，對(duì)設(shè)備平臺(tái)自動(dòng)化控制等提出更高要求，例如通過多反應(yīng)腔室沉積不同材料，通過冷卻腔冷卻加工后的硅片，實(shí)現(xiàn)不同薄膜的連續(xù)沉積；三維器件結(jié)構(gòu)要求薄膜具備更好的臺(tái)階覆蓋率、更強(qiáng)的溝槽填充能力和更精確的膜厚度控制等。圖 12：AMAT 多腔集成 CVD 系統(tǒng)AMAT二、物理與化學(xué)沉積設(shè)備相互補(bǔ)充，薄膜沉積設(shè)備細(xì)分品類不斷迭代薄膜的制備需要不同技術(shù)原理，因此導(dǎo)致薄膜沉積設(shè)備也需要不同技術(shù)原理，物理/化學(xué)等不同沉積方法相互補(bǔ)充。薄膜沉積工藝主要分為物理和化學(xué)方法兩類，1）物理方法：指利用熱蒸發(fā)或受到粒子轟擊時(shí)物質(zhì)表面原子的濺射等物理過程，實(shí)現(xiàn)物質(zhì)原子從源物質(zhì)到襯底材料表面的物質(zhì)轉(zhuǎn)移。物理方法

35、包括物理氣相沉積（Physical VaporDeposition，PVD）、旋涂、電鍍（Electrondeposition/Electroplating，ECD/ECP）等，其中 PVD 又分為真空蒸鍍、濺射兩大方法；2）化學(xué)方法：把含有構(gòu)成薄膜元素的氣態(tài)反應(yīng)劑或液態(tài)反應(yīng)劑的蒸汽，以合理的氣流引入工藝腔室，在襯底表面發(fā)生化學(xué)反應(yīng)并在襯底表面上沉積薄膜。化學(xué)方法包括化學(xué)氣相沉積（Chemical Vapor Deposition，CVD） 和外延（Epitaxy， EPI） 等， CVD 按照反應(yīng)條件（壓強(qiáng)、溫度、反應(yīng)源等） 不同又可分為常壓 CVD（APCVD）、低壓 CVD（LPCVD）

36、、等離子增強(qiáng) CVD（PECVD）、次常壓 CVD（SACVD）、高密度等離子體 CVD（HDP-CVD）、流體 CVD（FCVD）、原子層沉積（ALD）、外延等。物理和化學(xué)方法相互補(bǔ)充，物理方法主要用于沉積金屬導(dǎo)線及金屬化合物薄膜等，而一般的物理方法無法實(shí)現(xiàn)絕緣材料的轉(zhuǎn)移，需要化學(xué)方法通過不同氣體間的反應(yīng)來沉積，另外部分化學(xué)方法也可以用來沉積金屬薄膜。圖 13：薄膜沉積分類微導(dǎo)納米招股書補(bǔ)充整理技術(shù)路線PVDCVDALD沉積原理物理氣相沉積化學(xué)氣相反應(yīng)化學(xué)表面飽和反應(yīng)沉積過程成核生長(zhǎng)成核生長(zhǎng)逐層飽和反應(yīng)沉積速度快快慢均勻性控制能力5nm 左右0.5-2nm0.07-0.1nm薄膜質(zhì)量化學(xué)配比

37、一般，針孔數(shù)量高，應(yīng)力控制有限具有很好的化學(xué)配比，針孔數(shù)量少，具有應(yīng)力控制能力具有很好的化學(xué)配比，針孔數(shù)量少，具有應(yīng)力控制能力階梯覆蓋能力弱中強(qiáng)工藝環(huán)境（溫度、壓強(qiáng)、流場(chǎng)等）對(duì)真空度要求較高，鍍膜具有方向性對(duì)工藝參數(shù)的變化較為敏感基于表面化學(xué)飽和反應(yīng)，工藝參數(shù)可調(diào)整范圍較大表 3：PVD、傳統(tǒng) CVD、ALD 技術(shù)工藝特性比較微導(dǎo)納米招股書，整理1、物理氣相沉積設(shè)備：主要沉積金屬等薄膜，用于籽晶層、阻擋層、硬掩膜、焊盤等PVD 主要用來沉積金屬及金屬化合物薄膜，最主要用于金屬互連籽晶層、阻擋層、硬掩膜、焊盤等。普通真空蒸鍍和直流濺射方法只能沉積金屬或?qū)щ姳∧ぃ贿m用制備絕緣體薄膜，原因在于當(dāng)

38、正離子轟擊絕緣體靶材表面時(shí)，會(huì)把動(dòng)能傳遞給靶面，但正離子本身卻留在了靶材表面聚集，這些正離子產(chǎn)生的電荷產(chǎn)生的電場(chǎng)會(huì)對(duì)射向靶材表面的離子產(chǎn)生排斥，從而迫使濺射過程停止。一些高頻濺射，例如射頻濺射，也可以實(shí)現(xiàn)濺射絕緣材料。評(píng)價(jià) PVD 工藝的主要參數(shù)包括塵埃數(shù)量，以及形成薄膜的電阻值、均勻性、反射率、厚度和應(yīng)力等。PVD 分為蒸鍍和濺射兩大類，初期真空蒸鍍占據(jù)主流，后來由于不能蒸發(fā)一些難熔金屬和氧化物材料，因此逐步被濺射取代，同時(shí)由于薄膜性能要求等不斷升高，濺射 PVD 不斷改進(jìn)或迭代，目前應(yīng)用最廣泛的是磁控濺射 PVD。真空蒸鍍和濺射方法分別采用熱蒸發(fā)或受到粒子轟擊時(shí)物質(zhì)表面原子的濺射等物理過程

39、，實(shí)現(xiàn)物質(zhì)原子從源物質(zhì)到襯底材料表面的物質(zhì)轉(zhuǎn)移，這一過程不涉及化學(xué)反應(yīng)。磁控 PVD 按照激勵(lì)源及濺射方式的不同也分為直流濺射設(shè)備種類薄膜生長(zhǎng)源生長(zhǎng)溫度生長(zhǎng)速率反應(yīng)腔室工作壓力襯底承載方式等離子體源真空蒸鍍蒸發(fā)源高溫生長(zhǎng)（10-3 Torr懸掛式襯底加熱熱蒸發(fā)或電子束直流 PVD靶材高溫或常溫生長(zhǎng)（600）1mm/min0.1-10Torr加熱或冷卻基座直流源（陰極濺射）射頻 PVD靶材高溫或常溫生長(zhǎng)（600）100nm/min0.01-10Torr加熱、冷卻或射頻基座射頻源（13.56MHz、20MHz、60MHz）磁控濺射 PVD靶材高溫或常溫生長(zhǎng)（600）1mm/min0.1-200mT

40、orr加熱、冷卻或射頻基座直流源離子化 PVD靶材高溫或常溫生長(zhǎng)（600）100nm/min10-200mTorr冷卻射頻基座直流源和射頻源DCPVD、射頻濺射RFPVD、磁控濺射 PVD、離子化 PVD 等。表 4：不同 PVD 設(shè)備對(duì)比集成電路產(chǎn)業(yè)全書，1） 真空蒸鍍（Vacuum Evaporator）工藝真空蒸鍍是最早用于金屬薄膜制造的主流工藝，技術(shù)應(yīng)用距今超 100 年歷史，一般用于中小規(guī)模半導(dǎo)體集成電路。真空蒸鍍?cè)硎菍?duì)金屬材料進(jìn)行加熱使之沸騰后蒸發(fā)并沉積到硅片表面。該方法優(yōu)點(diǎn)在于工藝簡(jiǎn)單、操作容易，所以制備的薄膜純度較高，生長(zhǎng)機(jī)理簡(jiǎn)單，但是形成的薄膜臺(tái)階覆蓋率和粘附能力都較差，所

41、以熱蒸發(fā)法只限于早期的中小規(guī)模集成電路制造。圖 14：真空蒸鍍?cè)O(shè)備示意圖半導(dǎo)體薄膜技術(shù)基礎(chǔ)針對(duì)真空蒸鍍方法改進(jìn)的電子束蒸鍍可以實(shí)現(xiàn)超大規(guī)模集成電路（ULSI）上的金屬薄膜等沉積。電子束蒸鍍工藝的優(yōu)點(diǎn)是蒸發(fā)速度快、無污染、可精確控制膜厚等，可以實(shí)現(xiàn) ULSI 上的金屬薄膜沉積，但是在 ULSI 工藝中的通孔、接觸孔等，使用電子束蒸發(fā)無法進(jìn)行孔內(nèi)的金屬覆蓋。2） 濺射工藝直流濺射 DCPVD：靶材只能是導(dǎo)體，主要用于沉積金屬柵。DCPVD 是利用電場(chǎng)加速帶電離子，使離子和靶材表面原子碰撞，將后者濺射出來射向襯底，從而實(shí)現(xiàn)薄膜的沉積。使用 DCPVD 濺射絕緣材料時(shí)會(huì)導(dǎo)致正電荷在靶材表面積累，靶材的

42、負(fù)電性減弱直至消失，導(dǎo)致濺射終止，因此不適用絕緣材料沉積，解決該問題的辦法是使用RFPVD 或者CVD；另外，DCPVD 啟輝電壓高，電子對(duì)襯底的轟擊強(qiáng)，解決該問題的辦法是使用磁控濺射 PVD。射頻濺射 RFPVD：適合各種金屬和非金屬材料。RFCVD 采用射頻電源作為激勵(lì)源，轟擊出的靶材原子動(dòng)能較 DCPVD 更小，因此既可以沉積金屬也可以沉積非金屬材料，但由于臺(tái)階覆蓋率能力不如 CVD，一般多用 CVD 沉積絕緣材料；RFPVD 在改變薄膜特性和控制粒子沉積對(duì)襯底損傷方面有獨(dú)特優(yōu)勢(shì)，因此可以用來配合直流磁控 PVD使用，來降低DCPVD 對(duì)圓片上的器件的損傷。在實(shí)際應(yīng)用中，RFPVD 主要

43、沉積金屬柵或者配合磁控濺射 PVD 使用來降低器件損傷。AMAT 的 Endura AVENIR RFPVD 集成了 PVD 和 PECVD 的功能，主要用于 22nm 以下的金屬柵極和高 k 柵氧化層和接觸硅化物，在金屬柵極應(yīng)用中，可以實(shí)現(xiàn)可控的高均勻度連續(xù)薄膜沉積（1nm）；在接觸硅化物等應(yīng)用中，可以減輕損傷風(fēng)險(xiǎn)，取得更均勻的等離子體密度分布，實(shí)現(xiàn)更好的底部覆蓋和更高的均勻度。圖 15：DCPVD 設(shè)備示意圖 圖 16：RFPVD 設(shè)備示意圖 集成電路產(chǎn)業(yè)全書， 集成電路產(chǎn)業(yè)全書， 磁控濺射 PVD：在當(dāng)前金屬薄膜 PVD 中處于主導(dǎo)地位，是對(duì)平面型 DCPVD 的改進(jìn)。磁控濺射是一種在靶

44、材背面添加磁體的 PVD 方式，利用濺射源在腔室內(nèi)形成交互的電磁場(chǎng)，延長(zhǎng)電子的運(yùn)動(dòng)路徑進(jìn)而提高等離子體的濃度，最終實(shí)現(xiàn)更多的沉積。磁控 PVD 等離子體濃度更高，可以實(shí)現(xiàn)極佳的沉積效率、大尺寸范圍的沉積厚度控制、精確的成分控制等，在當(dāng)前金屬薄膜PVD 中處于主導(dǎo)地位。圖 17：磁控 PVD 設(shè)備示意圖資料來源：集成電路產(chǎn)業(yè)全書，磁控濺射 PVD 主要用于 Al 金屬籽晶層、TiN 金屬硬掩膜。磁控濺射 PVD 中的磁控 DCPVD 是應(yīng)用最廣泛的沉積方式，特別是對(duì)于平面薄膜的沉積，比如 Al 互連的金屬層，但在 Cu 互連（CuBs）中應(yīng)用減少，32nm 以下的 TiN 硬掩膜又開啟了這類技術(shù)

45、的新應(yīng)用。例如，在 32nm 以下節(jié)點(diǎn)，超低 k 介質(zhì)材料（k2.5）用于解決金屬互連線距離過近的寄生電容效應(yīng)，為了克服超低 k 介質(zhì)材料機(jī)械強(qiáng)度低、不抗腐蝕的弱點(diǎn)，金屬硬掩膜（Metal Hardmask）工藝應(yīng)運(yùn)而生，北方華創(chuàng)的exiTin H630 TiN 系統(tǒng)專門針對(duì) 55-28nm 制程的 12 寸金屬硬掩膜，主要由大氣平臺(tái)、多工位真空傳輸平臺(tái)、可配置數(shù)量的去氣腔室和工藝腔室（TiN）組成。主要生產(chǎn)商設(shè)備型號(hào)配置及應(yīng)用AMATEndura可配置加熱或冷卻基座；用于 IC 制造、先進(jìn)封裝、功率半導(dǎo)體、MEMS 等北方華創(chuàng)Polaris、Flexer、exiTin可配置加熱或冷卻基座；用

46、于 IC 制造、先進(jìn)封裝、LED、功率半導(dǎo)體、MEMS 等北京泰龍電子PVD-M用于 IC 制造、先進(jìn)封裝、功率半導(dǎo)體、MEMS 等表 5：典型磁控濺射 PVD 設(shè)備集成電路產(chǎn)業(yè)全書、公司官網(wǎng)，離子化 PVD（Ionized-PVD）：為滿足高深寬比通孔和狹窄溝道的填充能力，而對(duì)磁控 DCPVD 做出的改進(jìn)。傳統(tǒng) PVD 無法控制粒子的沉積方向，在孔隙深寬比增加時(shí)，底部的覆蓋率較低，同時(shí)頂部拐角處形成最薄弱的覆蓋。離子化 PVD 為解決這一問題而出現(xiàn)，是對(duì)磁控濺射 DCPVD 的改進(jìn)，可以控制金屬離子的方向和能量，以獲得穩(wěn)定的定向金屬離子流，從而提高對(duì)高深寬比通孔和狹窄溝道的臺(tái)階底部的覆蓋能力

47、。圖 18：離子化 PVD 設(shè)備示意圖資料來源：集成電路產(chǎn)業(yè)全書，離子化 PVD 主要用于 Al 的阻擋層、CuBs 中的阻擋層和籽晶層，也可以和金屬 CVD 結(jié)合用于沉積鎢栓塞中的 Ti粘附層。例如，北方華創(chuàng)eVictor AX30 主要用于后道 Al pad，為芯片中各器件提供電子信號(hào)、微連線等作用，主要用于 Bond pad（焊盤）和 Al interconnect 工藝（Al 內(nèi)連線）工藝。目前典型的 Al pad 工藝厚度為 1um，隨著制程發(fā)展，Al pad 厚度越來越厚，在 28nm 以下技術(shù)節(jié)點(diǎn)中，3um 的厚鋁成為主流，對(duì)高產(chǎn)能、高效率、低成本、低缺陷提出更高要求。主要生產(chǎn)商

48、設(shè)備型號(hào)配置及應(yīng)用AMAT北方華創(chuàng)Endura eVictor、Polaris可配置加熱或冷卻及射頻基座，可實(shí)現(xiàn)高深寬比的孔隙填充，主要用于 IC 制造、先進(jìn)封裝等可配置加熱或冷卻及射頻基座；用于 IC 制造、先進(jìn)封裝等表 6：典型離子化 PVD 設(shè)備集成電路產(chǎn)業(yè)全書、公司官網(wǎng)，3） 電鍍（Electrodepositon/electroplating，ECD/ECP）電鍍是另外一種物理方法，作用是將一層金屬的薄層鍍到另一層金屬上，主要用于后段工藝中對(duì) Cu 等金屬導(dǎo)線和通孔的填充。電鍍此前用于工業(yè)鍍膜，在銅互連出現(xiàn)后才用于半導(dǎo)體制作，電鍍采用濕法化學(xué)品將靶材上的銅離子轉(zhuǎn)移到硅片表面，在 M-

49、CVD/PVD 法沉積完一層銅籽晶層之后，通過電鍍方法在籽晶層上面填充 Cu 等金屬。ECD/ECP 優(yōu)勢(shì)在于形成的薄膜具備更低的電阻率和更好的填充特性，但最大的缺陷在于高深寬比的溝槽填充很不理想，原因在于溝槽不同部位的電流密度不均勻。圖 19：ECP 反應(yīng)原理資料來源：半導(dǎo)體制造技術(shù)，2、化學(xué)氣相沉積設(shè)備：主要用于介質(zhì)/半導(dǎo)體薄膜，廣泛用于層間介質(zhì)層、柵氧化層、鈍化層等工藝CVD 最常用于沉積絕緣介質(zhì)薄膜，用于前段的柵氧化層、側(cè)墻、阻擋層、PMD 等領(lǐng)域和后段的 IMD、Barc、阻擋層、鈍化層等領(lǐng)域，另外 CVD 也可以制備金屬薄膜（如 W 等）。CVD 指不同分壓的多種氣相狀態(tài)反應(yīng)物在一

50、定溫度和氣壓下發(fā)生化學(xué)反應(yīng)來沉積薄膜。傳統(tǒng) CVD 工藝中，沉積薄膜一般為氧化物、氮化物、碳化物等化合物或多晶硅，在特定領(lǐng)域的薄膜生長(zhǎng)采用的外延技術(shù)廣義上也算CVD 的一種。圖 20：CVD 反應(yīng)方式LAM Research設(shè)備種類薄膜生長(zhǎng)源生長(zhǎng)溫度生長(zhǎng)速率反應(yīng)腔室工作壓力襯底承載方式等離子體源APCVD前驅(qū)物550-11002-300um/h常壓承載舟無LPCVD前驅(qū)物350-1100.1-1um/h低壓 0.1-10Torr承載舟無PECVD氣態(tài)前驅(qū)物低溫生長(zhǎng)（室溫700）2um/min常壓或低壓 760Torr或 0.05-5Torr加熱或射頻基座或承載舟射頻（100KHz-40MHz）

51、M-CVD金屬無機(jī)/有機(jī)化合物前驅(qū)物低溫生長(zhǎng)（550）4-350nm/min1-300Torr加熱或射頻基座射頻（13.56- 60MHz）ALD鹵化物或金屬有機(jī)化合物前驅(qū)物5000.3nm/沉積周期常壓：760Torr低壓：0.1-10Torr加熱基座無MOCVD前驅(qū)物500-11001-2um/h低壓 1-100Torr加熱基座無表 7：不同 CVD 設(shè)備對(duì)比集成電路產(chǎn)業(yè)全書，介質(zhì)薄膜所用的沉積材料種類和材料配比方式眾多，因此 CVD 設(shè)備細(xì)分品類大大多于 PVD 設(shè)備。典型的 CVD 系統(tǒng)是 A、B 兩種或幾種氣體通入腔室發(fā)生化學(xué)反應(yīng)，選擇的沉積材料或者每種沉積材料的配比都會(huì)影響薄膜特性

52、，例如在制備 SiO2 時(shí)候，選擇 SiH4 或 TEOS 均能制備，但 TEOS 作為反應(yīng)氣體沉積的 SiO2 薄膜致密性等要更好。因此，化學(xué)方法下有多種細(xì)分工藝，每一代 CVD 工藝的進(jìn)步主要由制程迭代帶來的材料和薄膜變化推動(dòng)；晶圓廠一般也會(huì)根據(jù)所需沉積的薄膜種類不同，對(duì)CVD 設(shè)備廠商提出定制化要求。介質(zhì)薄膜反應(yīng)氣體反應(yīng)方式SiO2SiH4，O2500左右：SiH4+O2SiO2+2H2SiH4，N2OSiH4+2N2OSiO2+2N2+2H2Si(OC2H5)4（四乙氧基硅烷，TEOS），O2/O3液態(tài) TEOS 在 720分解：Si(OC2H5)4SiO2+4C2H4+2H2O氮氧化

53、物SiH4，N2O、N2、NH3SiH4+NH3+N2OSiOxNy+其他Si3N4SiH4、N2、NH33SiH4+N2+2NH3Si3N4+9H2C8H22N2Si（BTBAS）BPSG硅烷、硼烷、磷烷等SiH4+O2+PH3+B2H6表 8：常見的介質(zhì)薄膜制備方法集成電路產(chǎn)業(yè)全書、知網(wǎng)、維基百科，1） APCVD（Atmospheric Pressure Chemical Vapor Deposition）常壓化學(xué)氣相沉積APCVD 可用于制備單晶硅、多晶硅、二氧化硅、摻雜的 SiO2（PSG/BPSG）等簡(jiǎn)單特性薄膜。APCVD 是最早出現(xiàn)的 CVD 方法，反應(yīng)壓力為大氣壓，溫度大約 400-800左右，優(yōu)勢(shì)在于反應(yīng)結(jié)構(gòu)簡(jiǎn)單、沉積速率快，但缺點(diǎn)在