第一講 soc 設(shè)計(jì)概論

1、SoC微體系結(jié)構(gòu)設(shè)計(jì)微體系結(jié)構(gòu)設(shè)計(jì)馬志欣馬志欣張劍賢張劍賢 劉錦輝劉錦輝教學(xué)目標(biāo)與任務(wù)教學(xué)目標(biāo)與任務(wù) 培養(yǎng)學(xué)生理論聯(lián)系實(shí)際應(yīng)用的能力，了解微處理器技術(shù)發(fā)展的最新情況。 本課程主要講述SoC系統(tǒng)的概念、設(shè)計(jì)方法和關(guān)鍵技術(shù)的實(shí)現(xiàn)。主要包括：SoC微體系結(jié)構(gòu)系統(tǒng)中定點(diǎn)/浮點(diǎn)原理及實(shí)現(xiàn)方法、四則運(yùn)算部件實(shí)現(xiàn)方法、系統(tǒng)存儲(chǔ)接口的實(shí)現(xiàn)方法、系統(tǒng)指令集實(shí)現(xiàn)方法、系統(tǒng)設(shè)計(jì)實(shí)例及工程問(wèn)題及技術(shù)發(fā)展的現(xiàn)狀等相關(guān)內(nèi)容。課程內(nèi)容安排課程內(nèi)容安排 （1 1）SoCSoC設(shè)計(jì)概論設(shè)計(jì)概論（2學(xué)時(shí)） （2 2）邏輯設(shè)計(jì)基礎(chǔ)）邏輯設(shè)計(jì)基礎(chǔ)（2學(xué)時(shí)） （3 3）SoCSoC微體系結(jié)構(gòu)定點(diǎn)微體系結(jié)構(gòu)定點(diǎn)/ /浮點(diǎn)原理及設(shè)計(jì)方法浮

2、點(diǎn)原理及設(shè)計(jì)方法（2學(xué)時(shí)+4小時(shí)） （4 4）SoCSoC微體系結(jié)構(gòu)乘微體系結(jié)構(gòu)乘/ /除法器原理及設(shè)計(jì)方法除法器原理及設(shè)計(jì)方法 （2學(xué)時(shí)+8小時(shí)） （5 5）SoCSoC微體系結(jié)構(gòu)存儲(chǔ)器設(shè)計(jì)實(shí)現(xiàn)方法微體系結(jié)構(gòu)存儲(chǔ)器設(shè)計(jì)實(shí)現(xiàn)方法 （2學(xué)時(shí)+4小時(shí)）課程內(nèi)容安排課程內(nèi)容安排 （6 6）SoCSoC微體系結(jié)構(gòu)系統(tǒng)指令集實(shí)現(xiàn)方法微體系結(jié)構(gòu)系統(tǒng)指令集實(shí)現(xiàn)方法 （2學(xué)時(shí)+8小時(shí)） （7 7）SoCSoC微體系結(jié)構(gòu)系統(tǒng)設(shè)計(jì)實(shí)例微體系結(jié)構(gòu)系統(tǒng)設(shè)計(jì)實(shí)例 （4學(xué)時(shí)+12小時(shí)） （8 8）SoCSoC微體系結(jié)構(gòu)驗(yàn)證與測(cè)試方法微體系結(jié)構(gòu)驗(yàn)證與測(cè)試方法（2學(xué)時(shí)） （9 9）SoCSoC微體系結(jié)構(gòu)典型實(shí)例及技術(shù)發(fā)展微體

3、系結(jié)構(gòu)典型實(shí)例及技術(shù)發(fā)展（2學(xué)時(shí)）第一講第一講 SoC設(shè)計(jì)概論設(shè)計(jì)概論 SoC基本概念基本概念 SoC關(guān)鍵技術(shù)分析關(guān)鍵技術(shù)分析 SoC設(shè)計(jì)方法設(shè)計(jì)方法 SoC總線結(jié)構(gòu)總線結(jié)構(gòu) 什么是什么是SoC？n片上系統(tǒng)（片上系統(tǒng)（System on System on Chip,SoCChip,SoC），是指），是指在單一在單一芯片上集成了數(shù)字電路、模擬電路、信號(hào)采集和芯片上集成了數(shù)字電路、模擬電路、信號(hào)采集和轉(zhuǎn)換電路、存儲(chǔ)器、轉(zhuǎn)換電路、存儲(chǔ)器、MPUMPU、MCUMCU、DSPDSP、MPEGMPEG等，等，實(shí)現(xiàn)了一個(gè)系統(tǒng)的功能。實(shí)現(xiàn)了一個(gè)系統(tǒng)的功能。uPFPGAMPEGASICUSBROMRAMuP

4、CoreSRAMROMUSBMPEGFLASHFPGAUARTA/D BlocknPCBnSoC SoC VS PCB相對(duì)于相對(duì)于PCB整機(jī)整機(jī) 微型化微型化：體積小、重量輕 工作速度工作速度：傳輸路徑短，寄生效應(yīng)弱，芯片內(nèi)部總線速度PCB板總線速度 功耗功耗：?jiǎn)蝹€(gè)芯片功耗，但整個(gè)系統(tǒng)功耗，引線電容小，驅(qū)動(dòng)能力要求低 可靠性可靠性：焊點(diǎn)數(shù)，屏蔽效果好，干擾小9SoC化實(shí)例化實(shí)例:手機(jī)手機(jī)nSoC化前化前nSoC化后化后u優(yōu)點(diǎn)優(yōu)點(diǎn)體積小、功耗低、可靠性高、成本低以及更完體積小、功耗低、可靠性高、成本低以及更完善的功能和更高的性能指標(biāo)。善的功能和更高的性能指標(biāo)。u缺點(diǎn)缺點(diǎn)復(fù)雜性上升、設(shè)計(jì)成本高、開

5、發(fā)時(shí)間長(zhǎng)，完全復(fù)雜性上升、設(shè)計(jì)成本高、開發(fā)時(shí)間長(zhǎng)，完全改變了先前整機(jī)系統(tǒng)的總體設(shè)計(jì)方案。改變了先前整機(jī)系統(tǒng)的總體設(shè)計(jì)方案。nSoC特點(diǎn)特點(diǎn)SoC基本構(gòu)成u嵌入式處理器核（如嵌入式處理器核（如MPU、MCU或或DSP）u存儲(chǔ)器（如存儲(chǔ)器（如SRAM、SDRAM、Flash ROM）u專用功能模塊（如專用功能模塊（如ADC、DAC、PLL、2D/3D圖圖形運(yùn)算單元）形運(yùn)算單元）uI/O接口模塊（如接口模塊（如USB、UART、Ethernet等）等等）等多種功能模塊多種功能模塊u片內(nèi)總線（片內(nèi)總線（AMBA、Wishbone、Avalon等）等）嵌入式處理器嵌入式處理器專用功能模塊專用功能模塊(A

6、DC、DAC、PLL)存儲(chǔ)器存儲(chǔ)器（RAM、ROM）I/O接口模塊接口模塊(USB、UART、Ethernet)nSoC基本結(jié)構(gòu)基本結(jié)構(gòu)片內(nèi)總線片內(nèi)總線SoC與計(jì)算機(jī)與計(jì)算機(jī) SoCSoC是屬于計(jì)算機(jī)與微電子學(xué)科交叉的新興方向。是屬于計(jì)算機(jī)與微電子學(xué)科交叉的新興方向。 微電子方向注重電路級(jí)設(shè)計(jì)，包括管級(jí)電路設(shè)計(jì)、微電子方向注重電路級(jí)設(shè)計(jì)，包括管級(jí)電路設(shè)計(jì)、芯片版圖設(shè)計(jì)、材料工藝實(shí)現(xiàn)等。芯片版圖設(shè)計(jì)、材料工藝實(shí)現(xiàn)等。 計(jì)算機(jī)方向注重于系統(tǒng)級(jí)設(shè)計(jì)，包括計(jì)算機(jī)方向注重于系統(tǒng)級(jí)設(shè)計(jì)，包括SoCSoC結(jié)構(gòu)、結(jié)構(gòu)、IPIP核間邏輯關(guān)系、片內(nèi)總線結(jié)構(gòu)設(shè)計(jì)、行為級(jí)核間邏輯關(guān)系、片內(nèi)總線結(jié)構(gòu)設(shè)計(jì)、行為級(jí)/RTL

7、/RTL級(jí)功能設(shè)計(jì)實(shí)現(xiàn)，級(jí)功能設(shè)計(jì)實(shí)現(xiàn)，F(xiàn)PGAFPGA驗(yàn)證、測(cè)試驗(yàn)證等。驗(yàn)證、測(cè)試驗(yàn)證等。 SoCSoC強(qiáng)化了計(jì)算機(jī)基礎(chǔ)理論知識(shí)之間的聯(lián)系，為理強(qiáng)化了計(jì)算機(jī)基礎(chǔ)理論知識(shí)之間的聯(lián)系，為理論與實(shí)踐的有機(jī)結(jié)合提供了有效的途徑。論與實(shí)踐的有機(jī)結(jié)合提供了有效的途徑。SoC與計(jì)算機(jī)相關(guān)基礎(chǔ)課程SoC類型 計(jì)算控制型計(jì)算控制型 通信網(wǎng)絡(luò)型通信網(wǎng)絡(luò)型 信號(hào)處理型信號(hào)處理型16SoC類型類型-計(jì)算控制型計(jì)算控制型微處理器微處理器CPUCISC：硬件復(fù)雜，軟件簡(jiǎn)化，指令執(zhí)行效率低，功耗大，如Intel X86系列，微機(jī)操作系統(tǒng)（Windows系列），用于微機(jī)與工業(yè)機(jī)。RISC：硬件簡(jiǎn)單，軟件優(yōu)化，指令執(zhí)行效率高

8、，功耗低，如ARM系列，嵌入式操作系統(tǒng)（如Palm OS、Windows CE），用于信息家電、個(gè)人電器、移動(dòng)通信。數(shù)字信號(hào)處理器數(shù)字信號(hào)處理器DSP通用DSP：強(qiáng)調(diào)高性能、高速，1GHz嵌入式DSP：強(qiáng)調(diào)多功能、低功耗，100MHz17n20.7 SoC設(shè)計(jì)流程設(shè)計(jì)流程 計(jì)算控制型計(jì)算控制型SoCSoC示例示例18前放前放/ /功放：功放：800MHz5GHz，RF CMOS基帶：基帶：100MHz，帶CPU、SRAM、ROM等，標(biāo)準(zhǔn)CMOS調(diào)制：調(diào)制：GSM，CDMA，WLAN，TCP/IP，Bluetoothn移動(dòng)電話手移動(dòng)電話手機(jī)的機(jī)的SoCSoC類型類型通信網(wǎng)絡(luò)型通信網(wǎng)絡(luò)型19n編編

9、解解碼：語(yǔ)音碼：語(yǔ)音PCMPCM，音樂(lè)音樂(lè)MP3MP3，圖片，圖片JPEGJPEG，視頻視頻MPEGMPEGn信號(hào)采集：聲音信號(hào)采集：聲音（話筒），圖像（話筒），圖像（CCDCCD，CMOSCMOS）n信號(hào)輸出：聲音信號(hào)輸出：聲音（揚(yáng)聲器），圖像（揚(yáng)聲器），圖像（LCDLCD、CRTCRT）n用于用于HDTV的飛利浦的飛利浦SoC芯片芯片NexperiaSoC類型類型信號(hào)處理型信號(hào)處理型SoC的應(yīng)用領(lǐng)域非常廣泛u消費(fèi)電子（包含白色家電和黑色家電，如數(shù)字電視、DVD、STB、家庭網(wǎng)關(guān)、MP3播放器）u通信設(shè)備（包含各種終端設(shè)備、接入設(shè)備和交換設(shè)備，如手機(jī)和路由器）u控制類設(shè)備（包含汽車電子、儀器

10、儀表、軍事電子、工業(yè)控制、醫(yī)療電子等，如智能化家用儀器儀表）nSoC應(yīng)用領(lǐng)域應(yīng)用領(lǐng)域SoC系統(tǒng)級(jí)研究?jī)?nèi)容u軟硬件協(xié)同設(shè)計(jì)技術(shù) u 設(shè)計(jì)重用技術(shù)u與底層相結(jié)合設(shè)計(jì)技術(shù)SoC系統(tǒng)級(jí)研究?jī)?nèi)容SoC設(shè)計(jì)關(guān)鍵技術(shù)設(shè)計(jì)關(guān)鍵技術(shù) 設(shè)計(jì)重用技術(shù)設(shè)計(jì)重用技術(shù) 低功耗設(shè)計(jì)技術(shù)低功耗設(shè)計(jì)技術(shù) 軟硬件協(xié)同設(shè)計(jì)軟硬件協(xié)同設(shè)計(jì) 總線架構(gòu)總線架構(gòu) 可測(cè)試性設(shè)計(jì)可測(cè)試性設(shè)計(jì) 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證 物理綜合物理綜合設(shè)計(jì)重用技術(shù)設(shè)計(jì)重用技術(shù)u基于基于IPIP的模塊級(jí)重用的模塊級(jí)重用 建立在建立在IPIP芯核基礎(chǔ)上的，它是將已經(jīng)驗(yàn)證的各種超級(jí)宏單芯核基礎(chǔ)上的，它是將已經(jīng)驗(yàn)證的各種超級(jí)宏單元電路模塊制成芯核，方便設(shè)計(jì)時(shí)使用元電路模塊制成

11、芯核，方便設(shè)計(jì)時(shí)使用。u基于平臺(tái)的系統(tǒng)級(jí)重用基于平臺(tái)的系統(tǒng)級(jí)重用平臺(tái)是一組關(guān)于虛擬組件與體系結(jié)構(gòu)框架的庫(kù)，在平平臺(tái)是一組關(guān)于虛擬組件與體系結(jié)構(gòu)框架的庫(kù)，在平臺(tái)中包含一些可集成的并且預(yù)先驗(yàn)證的軟硬件臺(tái)中包含一些可集成的并且預(yù)先驗(yàn)證的軟硬件IPIP、設(shè)、設(shè)計(jì)模型、計(jì)模型、EDAEDA工具與軟件配套工具、庫(kù)單元等，同時(shí)定工具與軟件配套工具、庫(kù)單元等，同時(shí)定義了一套通過(guò)體系結(jié)構(gòu)探索義了一套通過(guò)體系結(jié)構(gòu)探索/ /集成集成/ /驗(yàn)證支持快速產(chǎn)品驗(yàn)證支持快速產(chǎn)品開發(fā)的設(shè)計(jì)方法學(xué)。開發(fā)的設(shè)計(jì)方法學(xué)?；诨贗PIP設(shè)計(jì)重用技術(shù)的擴(kuò)展，延伸了設(shè)計(jì)重用的理念設(shè)計(jì)重用技術(shù)的擴(kuò)展，延伸了設(shè)計(jì)重用的理念，強(qiáng)調(diào)系統(tǒng)級(jí)重用

12、?；谄脚_(tái)的設(shè)計(jì)方法要求提供面，強(qiáng)調(diào)系統(tǒng)級(jí)重用?；谄脚_(tái)的設(shè)計(jì)方法要求提供面向特定應(yīng)用領(lǐng)域的設(shè)計(jì)模板。向特定應(yīng)用領(lǐng)域的設(shè)計(jì)模板。設(shè)計(jì)重用技術(shù)設(shè)計(jì)重用技術(shù)uIPIP核是指經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的、具有特定功能的，核是指經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的、具有特定功能的，可重復(fù)利用的邏輯塊或數(shù)據(jù)塊，用于專用集成電路可重復(fù)利用的邏輯塊或數(shù)據(jù)塊，用于專用集成電路（ASICASIC）或者可編輯邏輯器件（）或者可編輯邏輯器件（FPGAFPGA）。）。IP芯核的分類軟核固核硬核低功耗設(shè)計(jì)技術(shù)低功耗設(shè)計(jì)技術(shù) 芯片功耗主要由開關(guān)功耗、短路功耗和漏電流功耗等組成。 降低功耗要從SoC的多層次立體角度出發(fā)，研究電路實(shí)現(xiàn)工藝、輸入向量控制、多

13、電壓技術(shù)、功耗管理技術(shù)以及軟件低功耗技術(shù)等多方面綜合解決。 功耗的降低是有限度的。首先是要限定在性能的約束范圍內(nèi)，否則功耗的降低可能會(huì)導(dǎo)致性能的大幅度降低。低功耗設(shè)計(jì)技術(shù)低功耗設(shè)計(jì)技術(shù)u工藝級(jí)低功耗技術(shù)u電路級(jí)低功耗技術(shù)u邏輯（門）級(jí)低功耗技術(shù)uRTL級(jí)（寄存器傳輸級(jí)）低功耗技術(shù)u體系結(jié)構(gòu)級(jí)低功耗技術(shù)u算法級(jí)低功耗技術(shù)u系統(tǒng)級(jí)低功耗技術(shù)工藝級(jí)低功耗技術(shù) 降低電源供電電壓，減少跳變功耗通過(guò)開發(fā)系統(tǒng)的并行性和流水線；根據(jù)用戶對(duì)電路性能的不同要求，通過(guò)操作系統(tǒng)動(dòng)態(tài)控制時(shí)鐘頻率和電源電壓；根據(jù)性能的要求，實(shí)時(shí)改變供電電壓。 多閾值工藝 MTCMOS (Multi-Threshold VT CMOS)

14、變閾值工藝VTCMOS (Variable Threshold VT CMOS) 電路級(jí)低功耗技術(shù) 減擺幅 電荷再循環(huán)總線結(jié)構(gòu)（Charge Recycling Bus）它把整個(gè)電勢(shì)差分幾等份，利用總線各數(shù)據(jù)位電容上存儲(chǔ)的電荷電勢(shì)的變化來(lái)傳輸數(shù)據(jù)。門級(jí)低功耗技術(shù) 主要通過(guò)低電壓實(shí)現(xiàn)低功耗技術(shù)，主要采用互補(bǔ)CMOS實(shí)現(xiàn)來(lái)實(shí)現(xiàn)。寄存器傳輸級(jí)（RTL）低功耗技術(shù) RTL 低功耗技術(shù)主要從降低不希望的跳變?nèi)胧帧?降低的方法主要是消除其產(chǎn)生的條件，如延遲路徑平衡、用時(shí)鐘信號(hào)同步減少故障、結(jié)構(gòu)重構(gòu)。體系結(jié)構(gòu)級(jí)低功耗技術(shù) 并行技術(shù) 流水線技術(shù) 預(yù)計(jì)算技術(shù)算法級(jí)低功耗技術(shù) 總線翻轉(zhuǎn)譯碼技術(shù) 編碼技術(shù)系統(tǒng)級(jí)低功

15、耗技術(shù) 門控時(shí)鐘技術(shù) 異步電路技術(shù)軟硬件協(xié)同設(shè)計(jì)技術(shù)軟硬件協(xié)同設(shè)計(jì)技術(shù) 在傳統(tǒng)的設(shè)計(jì)方法中，硬件和軟件是分開進(jìn)行的，最終的集成要在硬件投片完成后才能進(jìn)行，在軟件中不能糾正的設(shè)計(jì)錯(cuò)誤只能通過(guò)硬件的修改和重新投片來(lái)解決，嚴(yán)重影響了投放市場(chǎng)的時(shí)間，提高了設(shè)計(jì)成本。 軟硬件協(xié)同設(shè)計(jì)方法強(qiáng)調(diào)軟件和硬件設(shè)計(jì)開發(fā)的并行性和相互反饋，克服了傳統(tǒng)方法中把軟件和硬件分開設(shè)計(jì)帶來(lái)的種種弊端，能協(xié)調(diào)軟件和硬件之間的制約關(guān)系，達(dá)到系統(tǒng)高效工作的目的。軟硬件協(xié)同設(shè)計(jì)關(guān)鍵技術(shù)軟硬件協(xié)同設(shè)計(jì)關(guān)鍵技術(shù)系統(tǒng)建模系統(tǒng)建模軟硬件劃分技術(shù)軟硬件劃分技術(shù)軟硬件協(xié)同綜合軟硬件協(xié)同綜合軟硬件協(xié)同仿真與驗(yàn)證軟硬件協(xié)同仿真與驗(yàn)證系統(tǒng)建模 目的是

16、在最高抽象層次上利用某種高級(jí)語(yǔ)言， 如 C/C+，SystemC或統(tǒng)一建模語(yǔ)言（UML）等描述整個(gè)系統(tǒng)行為，獲取用戶功能需求和約束要求，驗(yàn)證需求分析的正確性。 全面描述系統(tǒng)功能，精確建立系統(tǒng)模型，深入挖掘軟硬件之間的協(xié)同性。 明確體現(xiàn)性能描述、功能特點(diǎn)、技術(shù)指標(biāo)、約束條件等因素。 系統(tǒng)描述模型 離散事件模型 有限狀態(tài)機(jī)模型 通信進(jìn)程網(wǎng)絡(luò)模型 Petri網(wǎng)模型 任務(wù)流圖模型 控制數(shù)據(jù)流圖模型系統(tǒng)模型要求 采用形式化規(guī)范，應(yīng)用逐步細(xì)化求精的思想，實(shí)現(xiàn)可變粒度的層次化任務(wù)描述能力 ； 并通過(guò)控制機(jī)指導(dǎo)控制相關(guān)性，捕獲其并發(fā)性、時(shí)序與通信關(guān)系； 將系統(tǒng)模型與底層實(shí)現(xiàn)相關(guān)聯(lián) ， 通過(guò)一系列的細(xì)化與變換規(guī)

17、則，完成功能任務(wù)到實(shí)現(xiàn)的映射； 支持快速生成系統(tǒng)原型 ，有利于在系統(tǒng)級(jí)進(jìn)行功能驗(yàn)證與性能評(píng)價(jià)。 軟硬件劃分 軟硬件劃分是在系統(tǒng)描述與建模層次的分析結(jié)果上，將系統(tǒng)功能合理地劃分為軟件和硬件實(shí)現(xiàn)部分，使系統(tǒng)性能與成本最優(yōu)。 劃分結(jié)果力求提高速度、縮小面積、降低成本、減少功耗。 軟硬件劃分是一個(gè)NP難問(wèn)題。軟硬件劃分 根據(jù)SoC系統(tǒng)需求，結(jié)合成本、功耗、面積、實(shí)時(shí)性、和可靠性等性能參數(shù)，研究滿足系統(tǒng)約束的各種優(yōu)化算法的目標(biāo)函數(shù)，探討各種優(yōu)化算法的初始解的生成、參數(shù)設(shè)置及收斂條件，設(shè)計(jì)軟硬件劃分的最優(yōu)化算法。軟硬件協(xié)同綜合 軟硬件協(xié)同綜合是利用設(shè)計(jì)中的各種資源( 如系統(tǒng)模型、軟/硬件模塊等) 生成最優(yōu)

18、的通信體系結(jié)構(gòu)，實(shí)現(xiàn)從功能到結(jié)構(gòu)再到實(shí)現(xiàn)的轉(zhuǎn)換，同時(shí)滿足系統(tǒng)性能與代價(jià)約束。 通信體系結(jié)構(gòu)綜合軟硬件接口 軟件綜合軟件構(gòu)件 硬件綜合硬件IP軟硬件協(xié)同仿真與驗(yàn)證 系統(tǒng)評(píng)估與驗(yàn)證是檢驗(yàn)SoC設(shè)計(jì)的邏輯、功能、時(shí)間特性等是否滿足用戶需求的過(guò)程。 模塊/IP核級(jí)驗(yàn)證 軟硬件協(xié)同仿真驗(yàn)證 FPGA驗(yàn)證軟硬件協(xié)同仿真與驗(yàn)證 黑盒驗(yàn)證通過(guò)設(shè)計(jì)頂層接口，驗(yàn)證哪些與設(shè)計(jì)實(shí)現(xiàn)技術(shù)無(wú)關(guān)的功能，不能直接訪問(wèn)設(shè)計(jì)內(nèi)部狀態(tài)，可控性差、可測(cè)性差。 白盒驗(yàn)證保證設(shè)計(jì)實(shí)現(xiàn)相關(guān)技術(shù)的功能正確實(shí)現(xiàn)，黑盒的補(bǔ)充，對(duì)內(nèi)部結(jié)構(gòu)完全可控可見，但是不可移植。 灰盒驗(yàn)證根據(jù)設(shè)計(jì)的內(nèi)容結(jié)構(gòu)寫Testcase，從設(shè)計(jì)頂層接口進(jìn)行控制與觀察，驗(yàn)證

19、是否實(shí)現(xiàn)了一些主要特性，而不關(guān)心設(shè)計(jì)方法。總線結(jié)構(gòu)總線結(jié)構(gòu) 對(duì)SoC上芯核和電路模塊等的互連常采用單總線、多總線和片上網(wǎng)絡(luò)的方式。 SoC總線規(guī)范需要定義各個(gè)模塊之間的初始化、仲裁、請(qǐng)求傳輸、響應(yīng)、發(fā)送接收等過(guò)程中的驅(qū)動(dòng)、時(shí)序、策略等關(guān)系。 總線結(jié)構(gòu)特點(diǎn)總線結(jié)構(gòu)特點(diǎn) SoC總線要盡可能簡(jiǎn)單。 SoC的總線應(yīng)有較大的靈活性。 SoC的總線要盡可能降低功耗?？蓽y(cè)試性設(shè)計(jì)可測(cè)試性設(shè)計(jì)面臨的最大挑戰(zhàn)是如何降低測(cè)試成本。SoC芯核的測(cè)試方法 并行直接接入串行掃描鏈接入設(shè)置專門的針對(duì)芯核的測(cè)試結(jié)構(gòu)設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證 設(shè)計(jì)驗(yàn)證是SoC設(shè)計(jì)中不可或缺的重要組成部分。 驗(yàn)證的目的是確保所設(shè)計(jì)的SoC滿足系統(tǒng)規(guī)范中

20、定義的功能要求，這是保證SoC設(shè)計(jì)正確性的關(guān)鍵。IP核或電路模塊的驗(yàn)證SoC的全功能驗(yàn)證軟硬件協(xié)同驗(yàn)證FPGA驗(yàn)證物理綜合物理綜合物理綜合過(guò)程分為初始規(guī)劃、RTL規(guī)劃和門級(jí)規(guī)劃等多個(gè)階段。 信號(hào)完整性與時(shí)序收斂分析完整性問(wèn)題（串?dāng)_效應(yīng)、噪聲問(wèn)題、天線效應(yīng)、電遷移、自熱問(wèn)題以及電壓降問(wèn)題）時(shí)序收斂與設(shè)計(jì)參數(shù)相互依賴（時(shí)序與面積、面積與功耗、時(shí)序與布局） SoC系統(tǒng)級(jí)設(shè)計(jì)方法系統(tǒng)級(jí)設(shè)計(jì)方法u自頂向下 美國(guó)加州大學(xué)Irvine分校嵌入式系統(tǒng)研究小組的基于 SpecC的逐層細(xì)化求精設(shè)計(jì)方法。u自底向上 法國(guó)TIMA實(shí)驗(yàn)室系統(tǒng)級(jí)綜合小組的基于組件的多處理器核SoC設(shè)計(jì)方法。u上下結(jié)合( 中間相遇) 美國(guó)

21、加州大學(xué)Berkeley分校CAD研究小組的基于平臺(tái)的設(shè)計(jì)方法。 SoC系統(tǒng)級(jí)設(shè)計(jì)方法系統(tǒng)級(jí)設(shè)計(jì)方法SoC設(shè)計(jì)流程算法或模型的建立算法或模型的建立行為級(jí)仿真行為級(jí)仿真生成門級(jí)網(wǎng)表文件生成門級(jí)網(wǎng)表文件RTL級(jí)描述級(jí)描述RTL級(jí)仿真級(jí)仿真邏輯綜合、優(yōu)化邏輯綜合、優(yōu)化門級(jí)門級(jí)仿真、時(shí)序分析仿真、時(shí)序分析行行 為為 描描 述述系統(tǒng)功能描述系統(tǒng)功能描述元器件元器件模型庫(kù)模型庫(kù)SoC總線結(jié)構(gòu)總線結(jié)構(gòu) 在芯核互連的形式上，主要有共享總線、點(diǎn)對(duì)點(diǎn)連接、多總線等方式。 共享總線方式是通過(guò)不同地址的解碼來(lái)完成不同主、從部件的互連，以及總線重用。 多總線方式采用多種實(shí)現(xiàn)方式：按不同速率對(duì)總線分段；采用獨(dú)立的讀寫總線

22、；采用多個(gè)并行的總線；采用分層總線構(gòu)架、采用交換矩陣或互連網(wǎng)絡(luò)。典型典型SoC片上總線片上總線 AMBA Core Connect Avalon Wishbone OPCAMBA總線總線 ARM公司推出的片上總線，定義了三種可以組合使用的不同類型的總線：先進(jìn)高性能總線(AHB)、先進(jìn)系統(tǒng)總線(ASB)和先進(jìn)外設(shè)總線(APB)。先進(jìn)高性能總線（AHB） AHB適合于高性能和高時(shí)鐘頻率的系統(tǒng)模塊，主要用于連接高性能和高吞吐量設(shè)備之間的連接，如CPU、片上存儲(chǔ)器、DMA設(shè)備和DSP或其他協(xié)處理器等。 其主要特性有:單個(gè)時(shí)鐘邊沿操作，非三態(tài)的實(shí)現(xiàn)方式，支持多個(gè)主控制器，支持突發(fā)傳輸，支持分段傳輸，可配

23、置32 128位總線寬度，支持字節(jié)、半字和字的傳輸。 先進(jìn)系統(tǒng)總線（ASB）AMBA的先進(jìn)系統(tǒng)總線（ASB）適合于高性能的系統(tǒng)模塊。具有以下特性:突發(fā)傳送，流水方式工作，支持多總線主設(shè)備。典型的ASB系統(tǒng)包括ASB主設(shè)備、ASB從設(shè)備、ASB譯碼器、ASB仲裁器。 先進(jìn)系統(tǒng)總線（ASB）ASB基本工作流程為 : 主設(shè)備請(qǐng)求使用總線。 仲裁器決定授權(quán)哪個(gè)主設(shè)備占用總線。 主設(shè)備一旦被授權(quán)，則啟動(dòng)傳輸。 譯碼器用地址線的高位來(lái)選擇從設(shè)備。 從設(shè)備返回傳輸響應(yīng)給主設(shè)備，數(shù)據(jù)在主設(shè)備和從設(shè)備之間傳輸。先進(jìn)外設(shè)總線（APB）AMBA的先進(jìn)外設(shè)總線適合于任何低帶寬，并且無(wú)需高性能總線接口的外圍器件，進(jìn)行數(shù)

24、據(jù)通信。AXI總線總線 AXI協(xié)議是新一代AMBA3.0標(biāo)準(zhǔn)，總線帶寬利用率高，功能豐富。 單向通道體系結(jié)構(gòu) 支持多項(xiàng)數(shù)據(jù)交換 獨(dú)立的地址和數(shù)據(jù)通道 增強(qiáng)的靈活性AXI與AHBCoreConnect總線總線CoreConnect總線是IBM公司開發(fā)的片上總線系統(tǒng)，包括處理器本地總線PLB(Processor Local Bus)、片上外圍總線OPB(On-Chip Peripheral Bus)、一個(gè)總線橋、兩個(gè)判優(yōu)器，以及一個(gè)設(shè)備控制寄存器(DCR)(Device Control Register Bus)總線。CoreConnect總線總線 PLB（Processor Local Bus）

25、是高性能總線，通過(guò)總線接口單元來(lái)訪問(wèn)存儲(chǔ)器設(shè)備，為總線傳輸?shù)闹饕l(fā)出者和接受者之間提供高帶寬、低延遲的連接。CoreConnect總線總線 OPB（On-Chip Peripheral Bus）用于連接低性能設(shè)備，如各種外圍接口。為連接具有不同的總線寬度及時(shí)序要求的外設(shè)和存儲(chǔ)器提供了一條途徑，并盡量減小對(duì)PLB性能的影響。CoreConnect總線總線 DCR（Device Control Register）用于訪問(wèn)和配置PLB和OPB總線設(shè)備的狀態(tài)和控制寄存器，用來(lái)規(guī)范CPU通用寄存器設(shè)備，控制寄存器之間傳輸數(shù)據(jù)。 DCR總線在內(nèi)存地址映射中取消了配置寄存器，減少取操作，增加了處理器內(nèi)部總線

26、帶寬。AVALON總線總線Avalon總線是Altera公司設(shè)計(jì)的用于SOPC (System On Programmable Chip)中，連接片上處理器和其它IP模塊的一種簡(jiǎn)單的總線協(xié)議，它規(guī)定了主部件和從部件之間進(jìn)行連接的端口和通信的時(shí)序。Avalon總線 特點(diǎn) 開放性。接口協(xié)議簡(jiǎn)單，容易學(xué)習(xí)，易于理解。 簡(jiǎn)單性。提供一個(gè)易于理解的總線接口協(xié)議，使用獨(dú)立的地址、數(shù)據(jù)、控制線，提供與片上邏輯的最簡(jiǎn)單的接口。 支持高達(dá)128位的數(shù)據(jù)寬度，支持2的非偶數(shù)次冪寬度的地址和數(shù)據(jù)通道。 對(duì)同步操作的支持。所有的Avalon外設(shè)接口與Avalon交換結(jié)構(gòu)的時(shí)鐘同步，不需要復(fù)雜的握手/應(yīng)答機(jī)制。 支持動(dòng)態(tài)地址對(duì)齊?？商幚砭哂胁煌瑪?shù)據(jù)寬度的外設(shè)之間的數(shù)據(jù)傳輸。資源占用少，減少