上拉電阻與下拉電阻的概念與用法

1、上拉電阻定義：上拉就是將不確定的信號(hào)通過一個(gè)電阻嵌位在高電平！電阻同時(shí)起限流作用！下拉同理！上拉是對(duì)器件注入電流，下拉是輸出電流；弱強(qiáng)只是上拉電阻的阻值不同，沒有什么嚴(yán)格區(qū)分；對(duì)于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。上拉：1TTL驅(qū)動(dòng)CMOS時(shí)，如果TTL輸出最低高電平低于CMOS最低高電平時(shí)，提高輸出高電平值2OC門必須加上拉，提高電平值3加大輸出的驅(qū)動(dòng)能力（單片機(jī)較常用）4CMOS芯片中（特別是門的芯片）,為防靜電干擾，不用的引腳也不懸空，一般上拉，降低阻抗，提供泄荷通路5提高輸出電平，提高芯

2、片輸入信號(hào)的噪聲容限，增強(qiáng)抗干擾6提高總線抗電磁能力，空腳易受電磁干擾7長線傳輸中加上拉，是阻抗匹配抑制反射干擾原則：1從節(jié)約功耗和芯片的電流、能力應(yīng)是電阻盡量大，R大，1小啊2從確保驅(qū)動(dòng)能力，應(yīng)當(dāng)電阻足夠小，R小，1大啊3對(duì)高速電路，加上拉可能邊沿平緩（上升時(shí)間延長）建議可以在1K-10K之間選（可根據(jù)實(shí)際情況）信號(hào)輸入端上拉電阻的工作原理（從電路原理的角度分析輸入端口電壓為何會(huì)被提高）匚懸賞分:20-提問時(shí)間2008-11-702:57假如信號(hào)輸入端是外界電路送來的低電平，那么輸入端的電壓不是應(yīng)該被鎖定在低電平嗎，為什么加了個(gè)上拉電阻和電源，輸入端的電壓就被提高了呢？這個(gè)問題一直很困惑，希

3、望能耐心解答。問題補(bǔ)充：我想問的是上拉電阻如何實(shí)現(xiàn)電壓上拉的，而不是問的上拉電阻的使用目的和必要性，我很清楚上拉電阻的作用和目的。提問者：michael6810-二級(jí)其實(shí)你不清楚上拉電阻的作用和目的。否則你不會(huì)困惑。你的困惑，yao311yan805已經(jīng)說出來了。只是你沒有細(xì)心看，或者沒有想到你該專著的重點(diǎn)。yao311yan805:最后一句話一般大家都習(xí)慣默認(rèn)無信號(hào)為低電平，所以下拉電阻般的應(yīng)用較為普遍”，好像應(yīng)該改一下吧?；卮鹫撸?62738047-九級(jí)2008-11-722:24上拉電阻的目的是為了保證在無信號(hào)輸入時(shí)輸入端的電平為高電平。在信號(hào)輸入為低電平是輸入端的電平應(yīng)該也為低電平，并

4、不是像你說的那樣為高電平。他的電平是未知的無法保證同樣還有下拉電阻它是為ic腳為高電平，而在輸入如果沒有上拉電阻，在沒有外界輸入的情況下輸入端是懸空的,的，上拉電阻就是為了保證無信號(hào)輸入時(shí)輸入端的電平為高電平,了保證無信號(hào)輸入時(shí)輸入端的電平為低電平。首先，你問的問題就有問題。上拉電阻是為了在無信號(hào)輸入的使為低電平的時(shí)候ic腳會(huì)是低電平，而不是你所說的變?yōu)楦唠娖?。我認(rèn)為你跟本就不明白上拉電阻的作用和必要性，另外你的基礎(chǔ)是在是太差了，有一些模擬電路基礎(chǔ)的人看過上拉電阻的原理圖之后都可以明白上拉電阻的工作原理，而你居然連這么簡單的東西都看不明白，足可見你要么是基礎(chǔ)不扎實(shí)，要么對(duì)電路的東西不敏感。同時(shí)

5、你又如此的不謙虛，如果你是我的下屬，我會(huì)狠狠的罵你一頓的。一個(gè)對(duì)上拉電阻的功能從根本上理解就錯(cuò)誤的人還敢號(hào)稱自己很清楚上拉電阻的作用和目的”，哼哼不過我還是告訴你吧，ic的輸入口屬于高阻抗的輸入，在無信號(hào)輸入的情況下，一個(gè)正電源串一個(gè)電阻（就是你所說的上拉電阻）接到ic口上，因?yàn)樽杩垢撸娮枭鲜菦]有電流的，自然電阻上也沒有壓降，此ic口當(dāng)然是高電平了。當(dāng)有輸入為低電平的時(shí)候，信號(hào)的輸入自然會(huì)使此ic口變?yōu)榈碗娖剑ㄓ涀〈藭r(shí)不是高電平，除非你接了一個(gè)反向電路，說多了你也不懂）。另外謝謝562738047的提醒，由于我能力有限有說錯(cuò)的地方，已經(jīng)改正，以免誤導(dǎo)大家回答者：yao311yan805-六級(jí)

6、丨.比禺域留g,2008-11-2114:26已解決單片機(jī)中P0口作為輸出為什么要上拉電阻？:懸賞分：20-解決時(shí)間：2008-5-2912:51簡單明了，謝謝！上拉電阻：就是從電源高電平引出的電阻接到輸出1，如果電平用OC（集電極開路，TTL）或OD（漏極開路，COMS）輸出，那么不用上拉電阻是不能工作的，這個(gè)很容易理解，管子沒有電源就不能輸出高電平了。2，如果輸出電流比較大，輸出的電平就會(huì)降低（電路中已經(jīng)有了一個(gè)上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流分量，把電平拉高”。（就是并一個(gè)電阻在IC內(nèi)部的上拉電阻上，讓它的壓降小一點(diǎn)）。當(dāng)然管子按需要該工作在線性范圍的上拉電阻

7、不能太小。當(dāng)然也會(huì)用這個(gè)方式來實(shí)現(xiàn)門電路電平的匹配。需要注意的是，上拉電阻太大會(huì)引起輸出電平的延遲。（RC延時(shí)）一般CMOS門電路輸出不能給它懸空，都是接上拉電阻設(shè)定成高電平。下拉電阻：和上拉電阻的原理差不多，只是拉到GND去而已。那樣電平就會(huì)被拉低。下拉電阻一般用于設(shè)定低電平或者是阻抗匹配（抗回波干擾）?；卮鹫撸貉镜膽?zhàn)役-一級(jí).削蠱理畳亙2008-5-2613:31其他回答共1條P0口：是一組8位漏極開路雙向I/O口，也即地址/數(shù)據(jù)總線復(fù)用口。作為輸出口用時(shí)，每位驅(qū)動(dòng)8個(gè)TTL邏輯門電路，對(duì)端口寫“可作為高阻抗輸入端用。在訪問外部數(shù)據(jù)存儲(chǔ)器或程序存儲(chǔ)器時(shí)，這組口線分時(shí)轉(zhuǎn)換地址（低8位）和數(shù)

8、據(jù)總線復(fù)用，在訪問期間激活內(nèi)部上拉電阻。0在Flash編程時(shí)，P0口接受指令字節(jié)，而在程序校驗(yàn)時(shí)，輸出指令字節(jié)，校驗(yàn)時(shí)，要求外接上拉電阻。端口輸出電阻是指實(shí)際從輸出端口表現(xiàn)的電阻，常常指含源電路或放大電路的輸出端等效電阻指的是所有的電阻作用可以用一個(gè)電阻等效代替，這個(gè)電阻就稱是那些電阻的等效電阻兩者并無直接關(guān)系回答者：993027163-二級(jí)上離経留亙2010-5-812:10上拉電阻和下拉電阻FromNet標(biāo)簽：電阻電流驅(qū)動(dòng)電路電平上拉電阻：1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時(shí)就需要在TTL的輸出端接上拉電阻，以提

9、高輸出高電平的值。2、OC門電路必須加上拉電阻，才能使用。3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)

10、足夠??；電阻小，電流大。3、對(duì)于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理對(duì)上拉電阻和下拉電阻的選擇應(yīng)結(jié)合開關(guān)管特性和下級(jí)電路的輸入特性進(jìn)行設(shè)定，主要需要考慮以下幾個(gè)因素：1驅(qū)動(dòng)能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅(qū)動(dòng)能力越強(qiáng)，但功耗越大，設(shè)計(jì)是應(yīng)注意兩者之間的均衡。2下級(jí)電路的驅(qū)動(dòng)需求。同樣以上拉電阻為例，當(dāng)輸出高電平時(shí)，開關(guān)管斷開，上拉電阻應(yīng)適當(dāng)選擇以能夠向下級(jí)電路提供足夠的電流。3高低電平的設(shè)定。不同電路的高低電平的門檻電平會(huì)有不同，電阻應(yīng)適當(dāng)設(shè)定以確保能輸出正確的電平。以上拉電阻為例，當(dāng)輸出低電平時(shí)

11、，開關(guān)管導(dǎo)通，上拉電阻和開關(guān)管導(dǎo)通電阻分壓值應(yīng)確保在零電平門檻之下。4頻率特性。以上拉電阻為例，上拉電阻和開關(guān)管漏源級(jí)之間的電容和下級(jí)電路之間的輸入電容會(huì)形成RC延遲，電阻越大，延遲越大。上拉電阻的設(shè)定應(yīng)考慮電路在這方面的需求。下拉電阻的設(shè)定的原則和上拉電阻是一樣的。OC門輸出高電平時(shí)是一個(gè)高阻態(tài)，其上拉電流要由上拉電阻來提供，設(shè)輸入端每端口不大于100uA,設(shè)輸出口驅(qū)動(dòng)電流約500uA，標(biāo)準(zhǔn)工作電壓是5V，輸入口的高低電平門限為0.8V（低于此值為低電平）；2V（高電平門限值）。選上拉電阻時(shí)：500uAx8.4K=4.2即選大于8.4K時(shí)輸出端能下拉至0.8V以下，此為最小阻值，再小就拉不下

12、來了。如果輸出口驅(qū)動(dòng)電流較大，則阻值可減小，保證下拉時(shí)能低于0.8V即可。當(dāng)輸出高電平時(shí)，忽略管子的漏電流，兩輸入口需200uA200uAx15K=3V即上拉電阻壓降為3V，輸出口可達(dá)到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS門的可參考74HC系列設(shè)計(jì)時(shí)管子的漏電流不可忽略，IO口實(shí)際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時(shí)要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了（否則多余的電流喂給了級(jí)聯(lián)的輸入口，高于低電平門限值就不可靠網(wǎng)友評(píng)論：般來說，上拉就是接到高電平，下來就是接到低電平主要是為了提高芯片引腳的驅(qū)動(dòng)能力或者是為了防止臨界電平

13、會(huì)引起錯(cuò)誤的操作！例如,有的芯片引腳驅(qū)動(dòng)能力較差，不能將電平拉高，就必須接上拉電阻；對(duì)于中斷引腳也必須接上拉（對(duì)于低電平有效）或下拉（對(duì)于高電平有效）防止誤中斷上拉就是通過一個(gè)電阻接到高電平；下拉就是通過一個(gè)電阻接到參考地（低電平）。在數(shù)字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。電阻作用：I接電組就是為了防止輸入端懸空I減弱外部電流對(duì)芯片產(chǎn)生的干擾I保護(hù)emos內(nèi)的保護(hù)二極管,一般電流不大于10mAI上拉和下拉、限流I1.改變電平的電位，常用在TTL-CMOS匹配在引腳懸空時(shí)有確定的狀態(tài)增加高電平輸出時(shí)的驅(qū)動(dòng)能力。為OC門提供電流I那要看輸出口驅(qū)動(dòng)的是什么器件，如果該器件

14、需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。I如果有上拉電阻那它的端口在默認(rèn)值為高電平你要控制它必須用低電平才能控制如三態(tài)門電路三極管的集電極，或二極管正極去控制把上拉電阻的電流拉下來成為低電平。反之I尤其用在接口電路中，為了得到確定的電平，一般采用這種方法，以保證正確的電路狀態(tài)，以免發(fā)生意外，比如，在電機(jī)控制中，逆變橋上下橋臂不能直通，如果它們都用同一個(gè)單片機(jī)來驅(qū)動(dòng)，必須設(shè)置初始狀態(tài).防止直通！2、定義：I上拉就是將不確定的信號(hào)通過一個(gè)電阻嵌位在高電平！電阻同時(shí)起限流作用！下拉同理！I上拉是對(duì)器件注入電流，下拉是輸出電流I弱強(qiáng)只是上拉電阻的阻值不同，沒有什么嚴(yán)格區(qū)分I對(duì)于非集

15、電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。3、為什么要使用拉電阻：I一般作單鍵觸發(fā)使用時(shí)，如果IC本身沒有內(nèi)接電阻，為了使單鍵維持在不被觸發(fā)的狀態(tài)或是觸發(fā)后回到原狀態(tài)，必須在IC外部另接一電阻。I數(shù)字電路有三種狀態(tài)：高電平、低電平、和高阻狀態(tài)，有些應(yīng)用場合不希望出現(xiàn)高阻狀態(tài)，可以通過上拉電阻或下拉電阻的方式使處于穩(wěn)定狀態(tài)，具體視設(shè)計(jì)要求而定！l一般說的是I/O端口，有的可以設(shè)置，有的不可以設(shè)置，有的是內(nèi)置，有的是需要外接，I/O端口的輸出類似與一個(gè)三極管的C，當(dāng)C接通過一個(gè)電阻和電源連接在一起的時(shí)候，該電阻

16、成為上、拉電阻，也就是說，如果該端口正常時(shí)為高電平，C通過一個(gè)電阻和地連接在起的時(shí)候，該電阻稱為下拉電阻，使該端口平時(shí)為低電平，作用嗎：比如：當(dāng)一個(gè)接有上拉電阻的端口設(shè)為輸如狀態(tài)時(shí)，他的常態(tài)就為高電平，用于檢測低電平的輸入。l上拉電阻是用來解決總線驅(qū)動(dòng)能力不足時(shí)提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是你同學(xué)說的灌電流如何提高抗干擾能力(1)：上拉電阻。一塊電路板，需要在工業(yè)或者強(qiáng)干擾場合應(yīng)用，如何提高抗干擾能力呢？我結(jié)合實(shí)際經(jīng)驗(yàn)教訓(xùn)來探討一下，首先來說一說上拉電阻。在數(shù)字邏輯電路中，我們經(jīng)常使用上拉或下拉電阻，用多了也比較隨意，10K,5.6K,4.7K,1K都能看到。那

17、么到底用多少了？如何量化呢？先來看看我的一個(gè)設(shè)計(jì)教訓(xùn)：在一塊應(yīng)用板中，應(yīng)用環(huán)境比較惡劣，一開始就考慮了很多措施，大小濾波電容一堆，在PCB走線時(shí)很困難，首先當(dāng)然滿足時(shí)序要求嚴(yán)格的信號(hào)，這樣就把異步復(fù)位線在后面補(bǔ)線，因?yàn)槭瞧綍r(shí)不工作，而且是低電平有效的，就千里走單騎，拉了一條線算是完成任務(wù)，上拉電阻延用了以前的設(shè)計(jì)選用47K，實(shí)際調(diào)試時(shí)問題來了，一開始單步調(diào)試表現(xiàn)出來的現(xiàn)象并不是系統(tǒng)被復(fù)位，而是某些寄存器經(jīng)常被清空了，懸啊，原因不明，用盡手段去找原因，偶然發(fā)現(xiàn)運(yùn)行時(shí)會(huì)重復(fù)計(jì)數(shù)，于是注意到復(fù)位線，先在FPGA內(nèi)部斷開RESET信號(hào)，用一個(gè)延時(shí)復(fù)位計(jì)數(shù)器替代，一切OK，問題被明確下來。上拉電阻怎么選，選多少？計(jì)算不復(fù)雜，用到的是基礎(chǔ)知識(shí)，首先明確TTL電平:VH=2.4V,VL=0.4V。上拉電阻一般是接電源VCC的。那么被上拉的信號(hào)電壓VI=VCC-R*i;其中R是上拉電阻，