基于FPGA的直接數(shù)字頻率合成器設計說明

1、 PAGE28 / NUMPAGES29 JIANGSU UNIVERSITY OF TECHNOLOGY FPGA技術實驗報告基于FPGA的直接數(shù)字頻率合成器設計學 院： 電氣信息工程學院 專 業(yè)： 測控技術與儀器 班 級： 11測控2 姓 名：學 號：指導教師：時 間: 2014年12月 目 錄一、功能要求與整體設計（3）1.1功能要求（3）1.2整體設計（3） 二、 DDS技術的基本原理（3）三、 基本DDS設計（5）3.1 頻率預置與調(diào)節(jié)電路（5）3.2 累加器（5）3.3 波形存儲器（6）3.4 D/A轉(zhuǎn)換器（6）3.5 低通濾波器（6）四 、基于DDS的正弦信號發(fā)生器設計實現(xiàn)（6）

2、4.1 32位加法器ADDER32設計（6）4.2 32位寄存器REG32B設計（7）4.3 正弦波ROM設計（8）五、程序設計（9）5.1正弦波產(chǎn)生程序設計（9）5.2 三角波產(chǎn)生程序設計（11）5.3方波產(chǎn)生程序設計（12）5.4鋸齒波產(chǎn)生程序設計（14）5.5 頂層仿真（16）六、 DAC0832接口電路與程序設計（17）6.1 DAC0832接口電路設計（17）6.2 DAC0832 接口程序設計（18）七、 軟硬件調(diào)試（18）7.1 軟件下載（18）7.2 硬件調(diào)試（19）八、心得體會（22）九、參考文獻（22）十、附錄（23） 附錄1 源程序清單（23） 附錄2 實物圖（27）一、

3、功能要求和整體設計1.1功能要求設計一個多功能波形發(fā)生器。該波形發(fā)生器能產(chǎn)生正弦波、方波、三角波和由用戶編輯的特定形狀波形。具體要求如下：（1）具有產(chǎn)生正弦波、方波、三角波、鋸齒波4種周期性波形的功能。（2）用鍵盤輸入編輯生成上述4種波形（同周期）的線性組合波形。（3）具有波形存儲功能。（4）輸出波形的頻率圍為100Hz200kHz；重復頻率可調(diào)，頻率步進間隔100Hz。（5）具有顯示輸出波形的類型、重復頻率（周期）和幅度的功能。1.2整體設計多功能波形發(fā)生器系統(tǒng)由輸入部分、FPGA部分、DAC、顯示部分四部分組成。其系統(tǒng)框圖如圖1-1所示。 圖1-1 系統(tǒng)框圖二、DDS技術的基本原理對于正弦

4、信號發(fā)生器，它的輸出可以用下式來描述：(1)其中，Sout是指該信號發(fā)生器的輸出信號波形，fout只輸出信號對應的頻率。上式的表述對于時間t是連續(xù)的，為了用數(shù)字邏輯實現(xiàn)該表達式，必須進行離散化處理，用基準時鐘clk進行抽樣，令正弦信號的的相位為 （2）在一個clk周期clk，相位的變化量為（3）其中fclk指clk的頻率對于2可以理解為“滿”相位，為了對進行數(shù)字量化，把2切割成2N，用詞每個clk周期的相位增量用量化值B來描述：B=（2N）/2，且B為整數(shù)與上式聯(lián)立可得： （4）顯然，信號發(fā)生器可以描述 （5）其中k-1指前一個clk周期的相位值，同樣得出 （6）由以上推倒可以得出，只要對相位

5、的量化值進行簡單的累加運算，就可以得到正弦信號的當前相位值，而用于累加的香味增量量化值B決定了信號的輸出頻率fout并呈現(xiàn)簡單的線性關系。 直接數(shù)字合成器DDS就是根據(jù)以上原理而設計的數(shù)控頻率合成器，圖2-1為其基本DDS結(jié)構，主要有相位累加器、相位調(diào)制器、正弦ROM查找表構成圖中的相位累加器、相位調(diào)制器、正弦ROM查找表是DDS結(jié)構中的數(shù)字部分。圖2-1 基本DDS結(jié)構三、 基本DDS設計DDS基本組成如圖3-1所示。圖3-1為DDS基本組成3.1 頻率預置與調(diào)節(jié)電路此部分主要實現(xiàn)頻率控制量的輸入與調(diào)節(jié)，不變量K被稱為相位增量，也叫頻率控制字，通過調(diào)節(jié)頻率控制字可以改變信號的輸出頻率。3.2

6、 累加器相位累加器由加法器和寄存器組成，其組成框圖如圖3-2所示。圖3-2 相位累加器組成框圖在時鐘的作用下，進行相位累加，當相位累加器累加滿量時就會產(chǎn)生一次溢出，完成一個周期性的動作。3.3 波形存儲器可以進行波形的相位幅值轉(zhuǎn)換。ROM的N位地址：把0360度的正弦角度離散成具有2N個樣值的序列 ；ROM的D位數(shù)據(jù)位：2N個樣值的幅值量化為D位二進制數(shù)據(jù)。3.4 D/A轉(zhuǎn)換器D/A轉(zhuǎn)換器可以把已經(jīng)合成的波形的數(shù)字量轉(zhuǎn)換成模擬量。3.5 低通濾波器濾除生成的階梯形正弦波中的高頻成分，將其變成光滑的波形。四、基于DDS的正弦信號發(fā)生器設計實現(xiàn)根據(jù)設計原理框圖分別設計出加法器、寄存器、正弦波等RO

7、M。4.1 32位加法器ADDER32設計在原理圖文件下在空白處雙擊，單擊“MegaWizard Plug-In Manager”選擇第一項，如圖4-1所示 。圖4-1 原理圖設置 選擇器件為cyclone，語言方式為VerilogHDL。在算數(shù)項Arithmetic中選擇計數(shù)器LPM_ADD_SUB.存于所建工程文件夾下命名為ADDER32. 單擊NEXT,進入以后對話框后選擇32位加法器工作模式選擇有一位加法進位輸出，選擇有符號加法方式，選擇2級流水線工作模式 ,此時該加法器變?yōu)橛袝r序電路的模塊，最后至finish按鈕，編輯完成，32位加法器模塊如圖4-2所示。 圖4-2 32位加法器模塊

8、4.2 32位寄存器REG32B設計寄存器DFF32由LMP_FF宏模塊擔任，生成方法同ADDER32一樣，設置位數(shù)為32位，且為時序控制模塊，如圖4-3所示。圖4-3 32位寄存器模塊 DFF32與ADDER32構成一個32位累加器其高十位A31.22為波形數(shù)據(jù)ROM的地址。 十位加法器和寄存器與32位方法一樣。4.3 正弦波ROM設計a.首先通過mif文件來產(chǎn)生正弦波注意：在生成正弦波的時候要注意與sin_rom中的數(shù)據(jù)一致。即位DEPTH = 1024;WIDTH = 10;這樣才能保證在最后的輸出中能夠有完整的正弦波圖形輸出。存盤并命名為sin_rom.mifb.LPM_ROM的訂制：

9、按ADDER32的產(chǎn)生方法來產(chǎn)生LMP_ROM，在宏模塊選擇中選“Memory Complier”中“ROM:1-PORT”項,依次設定地址線與數(shù)據(jù)線的位寬均為十位，最后產(chǎn)生LMP_ROM，如圖4-4所示。圖4-4 正弦波模塊 其他波形ROM與正弦波類似。五、程序設計5.1 正弦波產(chǎn)生程序設計通過循環(huán)不斷地從RAM中依次讀取正弦波一個周期在時域上64個采樣點的波形數(shù)據(jù)送入波形DAC，從而產(chǎn)生正弦波。正弦波的頻率取決于讀取數(shù)據(jù)的速度。程序如下：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;

10、ENTITY sin_rom ISPORT(address: IN STD_LOGIC_VECTOR (9 DOWNTO 0);inclock: IN STD_LOGIC ; q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0);END sin_rom;ARCHITECTURE SYN OF sin_rom ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (9 DOWNTO 0);COMPONENT altsyncramGENERIC (clock_enable_input_a: STRING;clock_enable_output_a: STRI

11、NG;init_file: STRING;intended_device_family: STRING;lpm_hint: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;outdata_reg_a: STRING;ram_block_type: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL);PORT (clock0: IN STD_LOGIC ;address_a: IN

12、 STD_LOGIC_VECTOR (9 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (9 DOWNTO 0);END COMPONENT;BEGINq BYPASS,clock_enable_output_a = BYPASS,init_file = myrom.mif,intended_device_family = Cyclone II,lpm_hint = ENABLE_RUNTIME_MOD=NO,lpm_type = altsyncram,numwords_a = 1024,operation_mode = ROM,outdata_aclr_a = NO

13、NE,outdata_reg_a = CLOCK0,ram_block_type = M4K,widthad_a = 10,width_a = 10,width_byteena_a = 1)PORT MAP (clock0 = inclock,address_a = address,q_a = sub_wire0);END SYN; 5.2 三角波產(chǎn)生程序設計 三角波波形是對稱的，每邊呈線形變化，所以可以根據(jù)地址數(shù)據(jù)做簡單運算，就可以得到三角波。程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.a

14、ll;-程序包entity triangle is-定義三角波實體port(clk,reset:in std_logic;q:out std_logic_vector(7 downto 0);end triangle;architecture behav of triangle is -定義三角波結(jié)構體beginprocess(clk,reset) -進程開始variable tmp:std_logic_vector(7 downto 0); -定義中間變量tmp、avariable a:std_logic;beginif reset=0then -復位信號設置tmp:=00000000;el

15、sif rising_edge(clk) then -捕捉時鐘信號上升沿if a=0then -a=0時依次輸出三角波上升沿if tmp=11111110thentmp:=11111111;a:=1;else tmp:=tmp+1; end if;else -a=1時依次輸出三角波下降沿if tmp=00000001thentmp:=00000000;a:=0;else tmp:=tmp-1; end if;end if;end if;q=tmp; -輸出信號q=tmpend process; end behav;5.3 方波產(chǎn)生程序設計方波產(chǎn)生也是由64個采樣點組成， 64個采樣點的數(shù)據(jù)只有

16、“低電平”和“高電平” 2種狀態(tài)。更改“低電平”和“高電平”出現(xiàn)的比例，可以達到調(diào)節(jié)占空比的目的。程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity square isport(clk,reset: in std_logic;q:out std_logic_vector(7 downto 0);end square;architecture behav of square issignal a:std_logic;beginprocess(clk,reset)variable

17、tmp:std_logic_vector(7 downto 0);beginif reset=0thena=0; elsif rising_edge(clk) thenif tmp=11111111thentmp:=00000000;else tmp:=tmp+1;end if;if tmp=10000000thena=1;elsea=0;end if;end if;end process;process(clk,a)begin if rising_edge(clk)thenif a=1 thenq=11111111;elseq=00000000;end if;end if;end proce

18、ss;end behav; 5.4 鋸齒波產(chǎn)生程序設計 產(chǎn)生單調(diào)性鋸齒波，因此把地址數(shù)據(jù)進行左移2位，結(jié)果送波形DAC就可。程序如下：LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY altera_mf;USE altera_mf.all; ENTITY juxing ISPORT(address: IN STD_LOGIC_VECTOR (9 DOWNTO 0);clock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0);END juxing;ARCHITECTURE SYN OF ju

19、xing ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (9 DOWNTO 0);COMPONENT altsyncramGENERIC (clock_enable_input_a: STRING;clock_enable_output_a: STRING;init_file: STRING;intended_device_family: STRING;lpm_hint: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;outdata_

20、reg_a: STRING;ram_block_type: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL);PORT (clock0: IN STD_LOGIC ;address_a: IN STD_LOGIC_VECTOR (9 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (9 DOWNTO 0);END COMPONENT; BEGINq BYPASS,clock_enable_output_a = BYPASS,init_file = juxing.mif,intende

21、d_device_family = Cyclone II,lpm_hint = ENABLE_RUNTIME_MOD=NO,lpm_type = altsyncram,numwords_a = 1024,operation_mode = ROM,outdata_aclr_a = NONE,outdata_reg_a = CLOCK0,ram_block_type = M4K,widthad_a = 10,width_a = 10,width_byteena_a = 1)PORT MAP (clock0 = clock,address_a = address,q_a = sub_wire0);

22、END SYN;5.5 頂層仿真設置波形選擇位，以方便控制各種波形的顯示。仿真結(jié)果如圖5-1所示。頻率控制字為2的仿真波形頻率控制字為12的仿真波形頻率控制字為13的仿真波形圖5-1 波形仿真結(jié)果六、DAC0832接口電路與程序設計6.1 DAC0832接口電路設計（1）FPGA_IO1-8向DAC0832的數(shù)據(jù)輸入口（DI0-DI7）輸送數(shù)據(jù)。 （2）FPGA_IO9提供DAC0832數(shù)據(jù)鎖存允許控制信號ILE，高電平有效。 （3）FPGA_IO10提供DAC0832控制信號（CS：片選信號；Xfer：數(shù)據(jù)傳輸控制信號；WR1、WR2：DAC寄存器寫選通信號），低電平有效； （4）Iout1

23、、Iout2、Rfb與運算放大器LM324完成電流/電壓的轉(zhuǎn)換（DAC0832屬電流輸出型）； （5）FPGA與DAC0832接口電路原理圖如圖6-1所示。圖6-1 FPGA與DAC0832接口電路原理圖6.2 DAC0832 接口程序設計根據(jù)圖6-2 DAC0832 輸出控制時序，利用接口電路圖，通過改變輸出數(shù)據(jù)設計一個鋸齒波發(fā)生器。DAC0832是8位的D/A轉(zhuǎn)換器，轉(zhuǎn)換周期為1s。鋸齒波形數(shù)據(jù)可以由256個點構成，每個點的數(shù)據(jù)長度為8位。又因為FPGA的系統(tǒng)時鐘為50MHz，必須對其進行分頻處理,這里進行64分頻，得到的鋸齒波的頻率為762.9Hz。 圖6-2 DAC0832 輸出控制時

24、序圖七、軟硬件調(diào)試7.1 軟件下載調(diào)試、仿真成功后進行硬件調(diào)試階段，在“Assignment”菜單下選擇“Device”項進行器件選擇Cyclone中的EP2C5T144C8器件，在“Assignment”菜單下選擇”pins”項，進行管腳鎖定。引腳鎖定如圖7-1所示。圖7-1引腳鎖定管腳鎖定后再次進行編譯，成功后選擇“tools”菜單下“programmer”項進行下載。7.2 硬件調(diào)試將FPGA與D/A轉(zhuǎn)換模塊連好，接示波器進行觀察調(diào)試。波形輸出頻率應滿足 。圖7-2所示為頻率控制字是0CH的四種波形調(diào)試結(jié)果；圖7-3所示為頻率控制字是1CH的四種波形調(diào)試結(jié)果；圖7-4所示為頻率控制字是3

25、CH的四種波形調(diào)試結(jié)果。圖7-2 控制字為08H的四種波形 根據(jù)公式，求得輸出頻率為195.31Hz，四種波形頻率與理論值基本一致，但每個波形都有一定的誤差。圖7-3 控制字為0CH的四種波形 根據(jù)公式，求得輸出頻率為292.968Hz，四種波形頻率與理論值基本一致，但每個波形都有一定的誤差。圖7-4 控制字為0DH的四種波形 根據(jù)公式，求得輸出頻率為390.625Hz四種波形頻率與理論值基本一致，但每個波形都有一定的誤差。八、心得體會兩周的課程設計結(jié)束了，在這次的課程設計中不僅檢驗了我所學習的知識，也培養(yǎng)了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情。在設計過程中，與同學分工設

26、計，和同學們相互探討，相互學習，相互監(jiān)督。學會了合作，學會了運籌帷幄，學會了寬容，學會了理解，也學會了做人與處世。 課程設計是我們專業(yè)課程知識綜合應用的實踐訓練，著是我們邁向社會，從事職業(yè)工作前一個必不少的過程”千里之行始于足下”，通過這次課程設計，我深深體會到這句千古名言的真正含義我今天認真的進行課程設計，學會腳踏實地邁開這一步，就是為明天能穩(wěn)健地在社會大潮中奔跑打下堅實的基礎 通過這次FPGA課程設計，本人在多方面都有所提高。通過這次設計，綜合運用本專業(yè)所學課程的理論和知識進行設計工作的實際訓練從而培養(yǎng)和提高學生獨立工作能力，鞏固課程所學的容，掌握設計的方法和步驟，掌握設計的基本的技能懂得

27、了怎樣分析，怎樣確定方案，了解基本結(jié)構，提高了計算能力，繪圖能力，熟悉了規(guī)和標準，同時各科相關的課程都有了全面的復習，獨立思考的能力也有了提高。在這次設計過程中，體現(xiàn)出自己單獨設計的能力以與綜合運用知識的能力，體會了學以致用、突出自己勞動成果的喜悅心情，從中發(fā)現(xiàn)自己平時學習的不足和薄弱環(huán)節(jié)，從而加以彌補。在此感我們的老師.，老師嚴謹細致、一絲不茍的作風一直是我工作、學習中的榜樣；老師循循善誘的教導和不拘一格的思路給予我無盡的啟迪；這次設計的每個實驗細節(jié)和每個數(shù)據(jù)，都離不開老師您的細心指導。同時感對我?guī)椭^的同學們，你們對我的幫助和支持，讓我感受到同學的友誼。 由于本人的設計能力有限，在設計過程

28、中難免出現(xiàn)錯誤，懇請老師們多多指教,我十分樂意接受你們的批評與指正，本人將萬分感。九、參考文獻1朱小斌電子測量儀器 ：電子工業(yè)，19962Michael Lauterbach Artpin任意波形發(fā)生器在通訊測試中的應用電子產(chǎn)品世界，19973史海明個人儀器多功能任意波形發(fā)生器的研制 儀表技術，19884林青DDS在數(shù)字調(diào)制中的應用無線電工程，20015開增，迎新，王尚忠高分辨率高穩(wěn)度寬帶函數(shù)發(fā)生器的研制 華北工學院學報6華見嵌入式培訓中心FPGA應用開發(fā)入門與典型實例：人民郵電，2008十、附錄附錄1 源程序清單LIBRARY IEEE; -DDS頂層設計USE IEEE.STD_LOGIC

29、_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DDS_VHDL IS PORT ( CLK : IN STD_LOGIC; selz: in std_logic_vector(1 downto 0); FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -頻率控制字 PWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -相位控制字 FOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END;ARCHITECTURE one OF DDS_VHDL I

30、S component fre is port( clk1:in std_logic; outclk:out std_logic); end component; component juxing ISPORT(address: IN STD_LOGIC_VECTOR (9 DOWNTO 0);clock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0);END component; COMPONENT sanjiao ISPORT(address: IN STD_LOGIC_VECTOR (9 DOWNTO 0);clock: IN ST

31、D_LOGIC ;q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0); END COMPONENT; COMPONENT fangbo ISPORT(address: IN STD_LOGIC_VECTOR (9 DOWNTO 0);clock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0); END COMPONENT; COMPONENT mux41 is port(sel:in std_logic_vector(1 downto 0);-定義輸入端口seld1,d2,d3,d4: in std_logic_ve

32、ctor(9 downto 0);-定義輸入端口d1,d2,d3,d4q: out std_logic_vector(9 downto 0);-定義輸出端口 end COMPONENT; COMPONENT mux411 is port(sel:in std_logic_vector(1 downto 0);-定義輸入端口seld1,d2,d3,d4: out std_logic_vector(9 downto 0);-定義輸入端口d1,d2,d3,d4q: in std_logic_vector(9 downto 0);-定義輸出端口 end COMPONENT; COMPONENT REG

33、32B PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT; COMPONENT REG10B PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END COMPONENT; COMPONENT ADDER32B PORT ( A

34、 : IN STD_LOGIC_VECTOR(31 DOWNTO 0); B : IN STD_LOGIC_VECTOR(31 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT; COMPONENT ADDER10B PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0); B : IN STD_LOGIC_VECTOR(9 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END COMPONENT; COMPONENT SIN_ROM PORT( address: IN STD_LOGIC_VECTOR(9 DOWNTO 0); inclock: IN STD_LOGIC ; q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0); END COMPONENT; signal clk2 : std_logic; SIGNAL F32B : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL D32B : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL DIN32B : STD_LOGIC_VECTOR(31 DOWNTO 0); S