2022年《八位補碼加減法器的設計與實現(xiàn)方案（計算機組成原理實驗報告）》

1、計算機科學與技術學院計算機組成原理實驗報告書實驗名稱八位補碼加/減法器的設計與實現(xiàn)班 級學 號姓 名指導教師日 期成 績實驗1八位補碼加加/減法器的設計與實現(xiàn)一、實驗目的1.掌握算術邏輯運算單元(ALU)的工作原理。2.熟悉簡單運算器的數(shù)據(jù)傳送通路。3.掌握8位補碼加/減法運算器的設計方法。4.掌握運算器電路的仿真測試方法二、實驗任務1設計一個8位補碼加/減法運算器（1）參考圖1，在QUARTUS II里輸入原理圖,設計一個8位補碼加/減法運算器。（2）創(chuàng)建波形文件，對該8位補碼加/減法運算器進行功能仿真測試。（3）測試通過后，封裝成一個芯片。2設計8位運算器通路電路參考下圖，利用實驗任務1設

2、計的8位補碼加/減法運算器芯片建立運算器通路。3利用仿真波形,測試數(shù)據(jù)通路的正確性.設定各控制信號的狀態(tài)，完成下列操作，要求記錄各控制信號的值及時序關系。（1）在輸入數(shù)據(jù)IN7IN0上輸入數(shù)據(jù)后,開啟輸入緩沖三態(tài)門，檢查總線BUS7BUS0上的值與IN0IN7端輸入的數(shù)據(jù)是否一致。（2）給DR1存入55H,檢查數(shù)據(jù)是否存入,請說明檢查方法。（3）給DR2存入AAH，檢查數(shù)據(jù)是否存入，請說明檢查方法。（4）完成加法運算，求55H+AAH,檢查運算結果是否正確，請說明檢查方法。（5）完成減法運算，分別求55H-AAH和AAH55H，檢查運算結果是否正確，請說明檢查方法。(6）求12H+34H56H

3、，將結果存入寄存器R0，檢查運算結果是否正確，同時檢查數(shù)據(jù)是否存入，請說明檢查方法。三、實驗要求做好實驗預習，掌握運算器的數(shù)據(jù)傳送通路和ALU的功能特性。實驗完畢，寫出實驗報告,內容如下：實驗目的。實驗電路圖。按實驗任務3的要求，填寫下表,以記錄各控制信號的值及時序關系。表中的序號表示各控制信號之間的時序關系。要求一個控制任務填一張表，并可用文字對有關內容進行說明。序號nsw-busnR0BUSLDR0LDR1LDR2mnalubusIN7IN0BUS7BUS0 = 4 * GB3 仿真波形及仿真結果的分析方法、分析過程和分析結果。 = 5 * GB3 實驗體會與小結.四、實驗預習內容1.實驗

4、電路設計原理及思路說明本實驗利用基本邏輯門電路設計一位全加器（FA），如表1：表1 一位全加器（FA)電路的輸入輸出信號說明信號名稱說明輸入信號Ai加數(shù)Bi加數(shù)Ci低位輸入的進位輸出信號Si和Cj運算產生的進位然后以此基礎上實現(xiàn)八位補碼加/減法器的設計,考慮到實現(xiàn)所需既可以實現(xiàn)加法又可以實現(xiàn)減法,所以使用了一個M輸入來進行方式控制加減。2.實驗電路原理圖實驗參考電路如下圖所示，下圖（a）是1位全加器的電路原理圖，圖（b）是由1位全加器采用行波進位方法設計的多位補碼加/減法運算器.圖1 多位補碼加/減法運算器原理圖圖2 8位運算器通路原理圖實驗電路功能說明表2 一位全加器（FA）功能表輸入輸出C

5、iBiAiSiCj0000000110010100110110010101011100111111表3 M與Bi異或關系原理圖MBiM異或Bi000011101110當M為0時，Bi與M值無關，當M為1時,Bi取反。也就是當M為0時，執(zhí)行加法運算，反之進行減法運算.FA實現(xiàn)Ai與（Bi異或M）的加法運算,再加上Ci輸出Si表4 圖4功能端口解析接口解析輸入A7。08位信號輸入（加/被減數(shù)）B7。.08位信號輸入（加/減數(shù))M控制信號（0加，1減）輸出S7.。0輸出8位計算結果OVER溢出信號(0不溢出，1溢出）表5 圖3功能端口解析接口解析輸入IN7。08位信號輸入nsw-bus控制輸入信號（

6、0有效,1無效）nalubus控制輸入信號(0有效，1無效)nR0-BUS控制輸入信號（0有效，1無效)LDR0時鐘信號,上升沿有效LDR1時鐘信號，上升沿有效LDR2時鐘信號,上升沿有效m溢出信號（0不溢出，1溢出）輸出BUS7。08位信號輸出注：1.74244b的AGN和BGN接口與74374b的OEN接口都是低電平有效，nsw-bus,nalubus和nR0BUS控制器件的輸入，當輸入0時，輸入有效，否則無效2.74273b的CLK接口為上升沿有效，當LDR的時鐘處于上升沿，即01變化時，輸入有效4.器件的選型本實驗用到以下基本邏輯器件：異或門，一位加法器FA，7486等表6 一位全加器

7、(FA）電路所用主要器件清單名稱說明AND2二輸入與門XOR2異或門OR2或門INPUT信號輸入端子OUTPUT信號輸出端子表 7 8位補碼加/減法運算器器件清單XOR2二輸入異或門FA一位加法器（自選器件)INPUT信號輸入端子OUTPUT信號輸出端子表8 8位運算器通路電路INPUT信號輸入端子OUTPUT信號輸出端子8位補碼加/減法運算器計算元件（自選器件）74273b數(shù)據(jù)緩存元件74244b數(shù)據(jù)緩存元件實驗方法與實驗步驟等本實驗利用EDA工具軟件（Quartus II 2.0或以上版本）完成，實驗分為：原理圖的錄入與編輯、仿真波形的設計及仿真結果的分析這3個步驟。具體為:（1）原理圖的

8、錄入與編譯在EDA工具軟件(Quartus II 2.0或以上版本）中，采用原理圖的錄入的方法，繪制電路原理圖.繪制完成存盤后進行編譯.編譯通過后,可以進行步驟（2）的操作。如果編譯不通過，則檢查原理圖，改正錯誤后,重新存盤并編譯。這一過程重復進行,直至原理圖編譯通過.(2)仿真波形的設計根據(jù)電路的功能，設定輸入信號的初值后，利用EDA工具軟件（Quartus II 2。0或以上版本）的波形仿真功能，驗證電路的正確性。根據(jù)8位補碼加/減法運算器的功能要求,選定8組輸入信號的初值，如下表所示:表9 一位全加器（FA)電路仿真波形輸入信號初值序號CiBiAi10002001301040115100

9、610171108111表10 8位補碼加/減法運算器仿真波形輸入信號初值序號A(十進制）B(十進制）M（01信號)S（二進制）溢出1020000010100024020000111100038020001100100041202001000110015101010000000006501010010100007801010100011008110101011001000（3)仿真結果的分析在EDA工具軟件（Quartus II 2.0或以上版本)中,新建仿真波形文件，按表所示的輸入信號的初值進行設定后,進行仿真.閱讀仿真波形，對照電路功能，進行分析并給出結論.五、實驗電路圖根據(jù)電路原理圖，實

10、驗時在Quartus II 2.0環(huán)境里繪制的實驗電路如下圖所示。圖3 一位全加器（FA）圖4 8位補碼加/減法運算器圖5 8位運算器通路電路仿真調試的過程、仿真結果的分析和仿真測試的結論在Quartus II 2.0中新建仿真波形文件，如下圖6示。圖6 一位全加器（FA）仿真結果分析圖所示的仿真波形，可得到下表所示的實驗結果。表11 一位全加器（FA）電路仿真實驗結果輸入輸出周期時間CiBiAiSiCj10-800ns000002800ns1.6s0011031.6s -2.4s0101042。4s -3.2s0110153。2s -4.0s1001064.0s 4.8s1010174.8s

11、 5。6s1100185.6s 6。4s11111將表9與表11相對照，可知一位全加器FA正確。在Quartus II 2。0中新建仿真波形文件,如下圖7所示。圖7 8位補碼加/減法運算器仿真結果分析圖所示的仿真波形，可得到下表所示的實驗結果表12 八位補碼加/減法器電路仿真實驗結果輸入輸出周期時間ABMSOVER105ns02000001010002510ns4020000111100031015ns8020001100100041520ns12020010001100152025ns1010100000000062530ns5010101000110073035ns801010110010

12、0083540ns110101000001000表記錄的實驗結果與上面計算數(shù)據(jù)中要求的值一致。經(jīng)分析比較可知，本次實驗設計的電路實現(xiàn)了八位補碼加/減法器的功能。8位運算器通路電路(1）首先對建立好的通路進行仿真波形圖測試，測試結果如圖8所示。并檢查數(shù)據(jù)是否一致圖8 8位運算器通路電路仿真結果檢查圖8，可知輸入IN與輸出BUS一致,數(shù)據(jù)一致（2)給DR1存入55H,檢查數(shù)據(jù)是否存入，請說明檢查方法。檢查方法：在DR1中存入55H，同時在DR2中存入00H，檢測總線輸出的數(shù)即為存入的數(shù)據(jù)，波形圖如下圖9：圖9表13 時序關系圖序號nsw-busnR0-busLDR0LDR1LDR2ControlN

13、alu-BusIN7.。0BUS7。0100上升沿000155H55H2100上升沿00100HZZH300上升沿000100H00H41000上升沿0155HZZH5100000055H55H（3)給DR2存入AAH，檢查數(shù)據(jù)是否存入，請說明檢查方法.和檢測DR1相同，如圖10圖10表14時序關系圖序號nsw-busnR0busLDR0LDR1LDR2ControlNaluBusIN7。0BUS7。0100上升沿000100H00H2100上升沿00100HZZH300上升沿0001AAHAAH41000上升沿01AAHZZH51000000AAHAAH（4)完成加法運算,求55H+AAH，

14、檢查運算結果是否正確，請說明檢查方法。波形圖如下：圖11表15 時序關系圖序號nswbusnR0-busLDR0LDR1LDR2ControlNalu-BusIN7。0BUS7.0100上升沿000155H00H2100上升沿00100H00H300上升沿000100H00H41000上升沿01AAH00H5100000000HFFH(5)完成減法運算，分別求55HAAH和AAH55H,檢查運算結果是否正確,請說明檢查方法.55HAAH波形圖如下：表16 時序關系圖序號nsw-busnR0-busLDR0LDR1LDR2ControlNaluBusIN7。0BUS7.。0100上升沿00115

15、5H00H2100上升沿01100H00H300上升沿001100H00H41000上升沿11AAH00H5100001000HABHAAH55H波形圖如下:表17時序關系圖序號nswbusnR0busLDR0LDR1LDR2ControlNalu-BusIN7.0BUS7.。0100上升沿001155H00H2100上升沿01100H00H300上升沿001100H00H41000上升沿11AAH00H5100001000H55H（6）求12H+34H56H，將結果存入寄存器R0，檢查運算結果是否正確,同時檢查數(shù)據(jù)是否存入,請說明檢查方法。計算結果：12H+34H-56H波形圖如下：表18-時序關系圖序號nswbusnR0-busLDR0LDR1LDR2ControlNaluBusIN7.。0BUS7.。0100上升沿000012H12H2100上升沿00000HZZH300上升沿000034H34H41000上升沿0000HZZH510上升沿000000H46H61000上升沿0100HZZH700上升沿000156H56H8100上升沿00100HZZH9100000100HF0H實驗體會與小結通過這次運算器的計算機組成原理實驗，我對QUARTUS2軟件的使用更加得心應手，學會在這之上用門電路搭建和組