eda課程設(shè)計(jì)m序列及相關(guān)檢測器

1、目錄任務(wù)書 錯(cuò)誤！未定義書簽第一章系統(tǒng)分析 錯(cuò)誤！未定義書簽簡介 錯(cuò)誤！未定義書簽第二章設(shè)計(jì)內(nèi)容及要求 錯(cuò)誤！未定義書簽設(shè)計(jì)的目的及主要任務(wù) 錯(cuò)誤！未定義書簽設(shè)計(jì)目的 錯(cuò)誤！未定義書簽設(shè)計(jì)內(nèi)容依據(jù) 錯(cuò)誤！未定義書簽設(shè)計(jì)思想 錯(cuò)誤！未定義書簽第三章設(shè)計(jì)原理與模塊分析 錯(cuò)誤！未定義書簽序列檢測器介紹 錯(cuò)誤！未定義書簽序列檢測器設(shè)計(jì)原理 錯(cuò)誤！未定義書簽序列檢測器模塊 錯(cuò)誤！未定義書簽分頻器模塊 錯(cuò)誤！未定義書簽序列輸入模塊 錯(cuò)誤！未定義書簽序列檢測模塊 錯(cuò)誤！未定義書簽頂層文件 錯(cuò)誤！未定義書簽第四章電路仿真與分析 錯(cuò)誤！未定義書簽單元模塊的仿真與分析 錯(cuò)誤！未定義書簽分頻器模塊的仿真與分析 錯(cuò)誤

2、！未定義書簽序列信號輸入模塊的仿真與分析 錯(cuò)誤！未定義書簽序列檢測模塊的仿真與分析 錯(cuò)誤！未定義書簽頂層電路的仿真與分析 錯(cuò)誤！未定義書簽第五章電路的硬件調(diào)試 錯(cuò)誤！未定義書簽參考文獻(xiàn) 錯(cuò)誤！未定義書簽附錄 錯(cuò)誤！未定義書簽天津城建大學(xué)課程設(shè)計(jì)任務(wù)書系 專業(yè) 班級課程設(shè)計(jì)名稱： EDA技術(shù)及應(yīng)用B設(shè)計(jì)題目：M 序列及相關(guān)檢測器完成期限：自年 月 日至年 月曰共1 周一.課程設(shè)計(jì)依據(jù)在掌握常用數(shù)字電路原理和技術(shù)的基礎(chǔ)上，根據(jù)EDA技術(shù)及應(yīng)用課程所學(xué)知識，利用硬件描述語言（VHDLe VerilogHDL ）, EDA軟件（Quartus n）和硬件開發(fā)平臺（達(dá)盛試驗(yàn)箱 Cyclone n FPG

3、A進(jìn)行初步 數(shù)字系統(tǒng)設(shè)計(jì)。二.課程設(shè)計(jì)內(nèi)容設(shè)計(jì)八位線性反饋移位寄存器產(chǎn)生偽隨機(jī)序列，串行輸出9600bit/s速率偽隨機(jī)碼用做測試數(shù)據(jù)，序列檢測器對該序列進(jìn)行序列檢測，連接偽隨機(jī)序列發(fā)生器和序列檢測器構(gòu)成完整系統(tǒng)，如果檢測到該碼， 則輸出1指示燈亮，否則輸出 0。要求采用由狀態(tài)機(jī)或串行滑窗方法檢測器。三.課程設(shè)計(jì)要求.要求獨(dú)立完成設(shè)計(jì)任務(wù)。.課程設(shè)計(jì)說明書封面格式要求見天津城建大學(xué)課程設(shè)計(jì)教學(xué)工作規(guī)范附表1.課程設(shè)計(jì)的說明書要求簡潔、通順，計(jì)算正確，圖紙表達(dá)內(nèi)容完整、清楚、規(guī)范。.測試要求：根據(jù)題目的特點(diǎn)，采用相應(yīng)的時(shí)序仿真或者在實(shí)驗(yàn)系統(tǒng)上觀察結(jié)果。. 課設(shè)說明書要求：1）說明題目的設(shè)計(jì)原理和

4、思路、采用方法及設(shè)計(jì)流程。2）對各子模塊的功能以及各子模塊之間的關(guān)系作明確的描述。3）對實(shí)驗(yàn)和調(diào)試過程，仿真結(jié)果和時(shí)序圖進(jìn)行說明和分析。4）包含系統(tǒng)框圖、電路原理圖、HDL設(shè)計(jì)程序、仿真測試圖。指導(dǎo)教師（簽字）：教研室主任（簽字）： 批準(zhǔn)日期:第一章系統(tǒng)分析簡介Quartus II 是Altera 公司的綜合性 PLD開發(fā)軟件，支持原理圖、 VHDL VerilogHDL以 及AHDL(Altera Hardware Description Language )等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合 器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II可以在XR L

5、inux以及Unix上使用，除了可以使用 Tcl腳本完成設(shè)計(jì)流程 外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易 用等特點(diǎn)。Quartus II 支持Altera 的IP核，包含了 LPM/MegaFunction宏功能模塊庫，使 用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放EDAX具。Maxplus II作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的 應(yīng)用。但Quartus II與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Alte

6、ra在Quartus II中包含了許多設(shè)計(jì)輔助工具，集成了SOPCf口 HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II友好的圖形界面及簡便的使用方法，所以 Quartus II替代該公司早期的Maxplus II軟件。Altera Quartus II作為一種可編程邏輯的設(shè)計(jì)環(huán)境，由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet 的協(xié)作設(shè)計(jì)。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了 FastFit編譯選項(xiàng)，推

7、進(jìn)了網(wǎng) 絡(luò)編輯性能，而且提升了調(diào)試能力。支持MAX7000/MAX3000乘積項(xiàng)器件。第二章設(shè)計(jì)內(nèi)容及要求設(shè)計(jì)的目的及主要任務(wù)設(shè)計(jì)目的學(xué)會在Quartus R環(huán)境中運(yùn)用VHDI言設(shè)計(jì)方法構(gòu)建具有一定邏輯功能的模塊，并能運(yùn) 用圖形設(shè)計(jì)方法完成頂層原理圖的設(shè)計(jì)。掌握序列信號檢測器的原理和程序的編寫以及在CPLD的實(shí)現(xiàn)方法。設(shè)計(jì)內(nèi)容依據(jù)在掌握常用數(shù)字電路原理和技術(shù)的基礎(chǔ)上，根據(jù)EDA技術(shù)及應(yīng)用課程所學(xué)知識，利用硬件描述語言(VHDILE VerilogHDL ), ED儆件(Quartus H )和硬件開發(fā)平臺(達(dá)盛試驗(yàn)箱Cyclone n FPGA進(jìn)行初步數(shù)字系統(tǒng)設(shè)計(jì)。設(shè)計(jì)八位線性反饋移位寄存器產(chǎn)

8、生偽隨機(jī)序列，串行輸出 9600bit/s速率偽隨機(jī)碼用做 測試數(shù)據(jù)，序列檢測器對該序列進(jìn)行序列檢測，連接偽隨機(jī)序列發(fā)生器和序列檢測器構(gòu)成完 整系統(tǒng)，如果檢測到該碼，則輸出 1指示燈亮，否則輸出00要求采用由狀態(tài)機(jī)或串行滑窗 方法檢測器。設(shè)計(jì)思想本次課程設(shè)計(jì)在Quartus R環(huán)境中對序列信號檢測器的各個(gè)部分利用 VHDLfi一硬件描述 語言來設(shè)計(jì)各個(gè)模塊。整個(gè)電路包括分頻器模塊、序列輸入模塊、序列檢測模塊6 o而整個(gè)設(shè)計(jì)的核心部分就在序列檢測模塊，該模塊利用狀態(tài)機(jī)來編寫程序。隨后運(yùn)用Quartus R中的仿真功能對各個(gè)模塊進(jìn)行仿真，從仿真的結(jié)果中分析程序的正確性。待所有模塊的功能正 確之后，

9、運(yùn)用原理圖搭建頂層電路并進(jìn)行整體仿真實(shí)現(xiàn)整體的功能，最后再在實(shí)驗(yàn)箱上檢驗(yàn) 設(shè)計(jì)的正確與否，并輸出標(biāo)志信號。第三章設(shè)計(jì)原理與模塊分析序列檢測器介紹序列檢測器就是將一個(gè)指定序列從數(shù)字碼流中識別出來。序列檢測器在數(shù)據(jù)通訊，雷達(dá) 和遙測等領(lǐng)域中用與檢測步識別標(biāo)志。它是一種用來檢測一組或多組序列信號的電路。序列 檢測器可用于檢測一組或多組由二進(jìn)制碼組成的脈沖序列信號，當(dāng)序列檢測器連續(xù)收到一組 串行二進(jìn)制碼后，如果這組碼與檢測器中預(yù)先設(shè)置的碼相同，則輸出 1,否則輸出00由于這 種檢測的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測器必須記住前一次的正確碼及 正確序列，直到在連續(xù)的檢測中所收到的每一位碼都

10、與預(yù)置數(shù)的對應(yīng)碼相同。在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測。序列檢測器設(shè)計(jì)原理序列信號檢測器是具有能識別任意一申二值信號中某特殊碼組功能的邏輯電路。通過輸 入任意一組想要檢測的序列信號，通過狀態(tài)轉(zhuǎn)移這一部分的檢測，來識別這組序列。序列信 號檢測電路在序列信號正常工作時(shí)，如果檢測到待測碼組，則電路輸出識別信號，本次設(shè)計(jì) 中使用一個(gè)發(fā)光二極管LED燈來表示，燈亮則表示檢測到正確的序列，燈滅表示檢測的序列 錯(cuò)誤。設(shè)計(jì)序列信號檢測器的關(guān)鍵在于獲取正確的狀態(tài)轉(zhuǎn)移圖。為了減少錯(cuò)誤檢測的概率， 凡是序列信號檢測器都應(yīng)該預(yù)置起始狀態(tài)。序列檢測器模塊序列信號檢測器一共有三個(gè)主模塊，分頻模塊，

11、序列信號輸入模塊，序列檢測模塊。原 理框圖如下圖所示。圖1序列檢測器系統(tǒng)原理框圖3.3.1分頻器模塊由于實(shí)驗(yàn)箱上的時(shí)鐘信號是 20MHz對于本實(shí)驗(yàn)頻率過大，需要一個(gè)分頻模塊得到我們 需要的頻率。分頻模塊的邏輯圖如下。mjt圖2分頻器邏輯圖3.3,2序列輸入模塊通過設(shè)計(jì)一個(gè)序列輸入模塊，將所需要檢測的序列輸入檢測模塊進(jìn)行檢測，本次所需檢測的序列是十位二進(jìn)制碼，設(shè)計(jì)十一個(gè)輸入端口，一個(gè)清零端rst ,十個(gè)序列輸入口，在實(shí)驗(yàn)箱上通過十一個(gè)撥碼開關(guān)控制。其邏輯圖如下圖所示。inst圖3序列輸入邏輯圖3.3.3序列檢測模塊設(shè)計(jì)要求序列信號檢測器能夠從收到的一組串行碼流中檢出同步碼組，我們預(yù)先設(shè)定該 碼組

12、為01,同時(shí)輸出檢測結(jié)果標(biāo)志信號，即 LED丁亮。該檢測模塊有三個(gè)輸入信號，即時(shí)鐘 信號輸入端CLK清零端RST預(yù)設(shè)初始狀態(tài)，序列輸入端DIN,一個(gè)輸出信號Q輸出檢測結(jié)果。 L；inst3圖4序列檢測邏輯圖輸入信號DIN是一組串行二進(jìn)制碼，輸出信號 Q是檢測結(jié)果標(biāo)志信號，若檢測到預(yù)設(shè)碼 組則其值為1,否則為0。檢測器每收到一個(gè)符合要求的串行碼，就需要一個(gè)狀態(tài)進(jìn)行記憶， 因?yàn)橐髾z測的同步碼組有10位，因此需要10個(gè)狀態(tài)（S1S10）。止匕外，檢測器還要預(yù)置 初始狀態(tài)，根據(jù)設(shè)計(jì)要求，設(shè)檢測器的初始狀態(tài)為S0o我們定義檢測過程中的狀態(tài) S0S10如：S0=0;S1=1;S2=11;S3=111;S

13、4=1110;S5=11101;S6=111010;S7=1110101;S8=;S9=0;S10=01序列檢測器的狀態(tài)轉(zhuǎn)換圖如下圖所示。圖中 S0/0表示序列狀態(tài)機(jī)的狀態(tài)為SO,輸出為00圖5序列檢測器狀態(tài)轉(zhuǎn)換圖從圖中可以看出，當(dāng)序列檢測器的狀態(tài)為 SO,如果輸入信號為1,則狀態(tài)裝換為S1,否 則維持原狀態(tài)；當(dāng)序列檢測器狀態(tài)為 S1,如果輸入信號為1,則狀態(tài)裝換為S2,否則轉(zhuǎn)換為 SO;當(dāng)序列檢測器的狀態(tài)為S2,如果輸入信號為1,則狀態(tài)轉(zhuǎn)換為S3,否則”專換為SO;當(dāng)序 列檢測器的狀態(tài)為S3,如果輸入信號為0,則狀態(tài)轉(zhuǎn)換為S4,否則保持原態(tài)S3;當(dāng)序列檢測 器的狀態(tài)為S4,如果輸入信號為1,

14、則狀態(tài)轉(zhuǎn)換為S5,否則”專換為SO;當(dāng)序列檢測器的狀態(tài) 為S5,如果輸入信號為0,則狀態(tài)轉(zhuǎn)換為S6,否則”專換為S2;當(dāng)序列檢測器的狀態(tài)為 S6, 如果輸入信號為1,則狀態(tài)轉(zhuǎn)換為S7,否則”專換為SO;當(dāng)序列檢測器的狀態(tài)為S7,如果輸入 信號為1,則狀態(tài)轉(zhuǎn)換為S8,否則轉(zhuǎn)換為S0;當(dāng)序列檢測器的狀態(tài)為S8,如果輸入信號為0, 則狀態(tài)轉(zhuǎn)換為S9,否則”專換為S3;當(dāng)序列檢測器的狀態(tài)為S9,如果輸入信號為1,則狀態(tài)轉(zhuǎn) 換為S10,否則”專換為SO;當(dāng)序列檢測器的狀態(tài)為S10,此時(shí)輸出信號為1,如果輸入信號為 0,則狀態(tài)轉(zhuǎn)換為SO,否則”專換為S1。頂層文件將各個(gè)模塊完成以后，設(shè)置頂層文件，根據(jù)系統(tǒng)

15、的原理框圖將各個(gè)模塊連接起來。按已 經(jīng)確立的層次化設(shè)計(jì)思路，在圖形編輯中調(diào)入前面的層次化設(shè)計(jì)方案中所設(shè)計(jì)的底層的元件 符號、，并加入相應(yīng)的輸入輸出引腳與輔助元件。完成序列檢測器的頂層原理圖搭建，最終 得到的頂層電路原理圖如下圖所示。圖6序列信號檢測器頂層電路原理圖第四章電路仿真與分析單元模塊的仿真與分析分頻器模塊的仿真與分析實(shí)驗(yàn)箱上20MH顏率輸入分成較小的時(shí)鐘頻率，如10Hz, 1Hz等。所設(shè)計(jì)的分頻器的仿真波形如下圖所示J+U Hisu.y asbu 91JU0. (U n=1H-uii J亡JLhA UJLIllij_LirnzJL_|_L_i1JL_j_11-L_rclfc divJL

16、 0-T圖7分頻器仿真波形圖上圖中clk為原本實(shí)驗(yàn)箱上的時(shí)鐘輸入，經(jīng)過分頻器分頻后，輸出Q的頻率明顯比原頻率小。本次課設(shè)是將20MHz勺時(shí)鐘輸入頻率分成1HZ的頻率。序列信號輸入模塊的仿真與分析本次課設(shè)要求檢測的序列為 01,通過VHDM言設(shè)計(jì)序列輸入的源程序，設(shè)計(jì)十個(gè)輸入口 p1p10讓序列輸入，一個(gè)輸出口輸出到達(dá)的序列信號q。仿真波形如下圖所示圖8序列輸入模塊仿真波形圖從波形圖中可以看出，當(dāng)輸入序列口 p1p10輸入所要檢測的序列01時(shí)，輸出口 q輸出 也為序列01,說明仿真波形正確。序列檢測模塊的仿真與分析此模塊的序列輸入口為X,當(dāng)輸入口輸入的序列為所需檢測的序列時(shí)，輸出 Y為邏輯1,

17、否則為邏輯00此模塊的仿真波形如下圖所示。VaNam eacue潞T rnreo-9 M160. 0 ns廣240. 0 ns320. 0 ns_ n 一AT4MMMwmrmnnwwiwwwiwmnnnj圖9序列檢測模塊仿真波形圖頂層電路的仿真與分析各個(gè)模塊完成之后，按照系統(tǒng)原理框圖來搭建頂層整體電路，編譯成功后進(jìn)行仿真，整 體電路的仿真波形如下圖所示。圖10頂層電路仿真波形圖第五章電路的硬件調(diào)試在仿真部分，分頻器模塊、序列信號輸入模塊、序列檢測模塊均完全正確，頂層文件模 塊的仿真出現(xiàn)錯(cuò)誤，最后應(yīng)該輸出一個(gè)高電平顯示序列信號檢測正確，但Q一直為低。經(jīng)反復(fù)檢查無法發(fā)現(xiàn)錯(cuò)誤。進(jìn)行硬件測試，輸出經(jīng)

18、QuartusII中的“ PROGRAMM或單，調(diào)出編程器窗口。一切就 緒后，按下編程器窗口中的“ START按鈕，設(shè)計(jì)的內(nèi)容就開始下載到 CPLD5片中。然后經(jīng)過調(diào)節(jié)所設(shè)置的撥碼開關(guān)，一個(gè)控制清零，即序列檢測的開始與停止，接著的十 個(gè)撥碼開關(guān)控制十位的二進(jìn)制碼，可以任意改變輸入序列，在實(shí)驗(yàn)箱上可觀察到，當(dāng)輸入序 列為所需檢測的序列01時(shí)，設(shè)置的一位LED燈亮，改變輸入序列使其不為 01,則次LED燈 一直處于滅的狀態(tài)。因?yàn)槌绦蛟O(shè)計(jì)中設(shè)計(jì)的串行序列的輸入，經(jīng)過十個(gè)脈沖后序列才檢測完，所以需等待一 會兒LED燈才會亮，后來調(diào)大了分頻后的時(shí)鐘頻率，所以序列剛檢測完就觀察到燈亮。雖然 頂層文件的仿真

19、出現(xiàn)問題，但總體不影響硬件調(diào)試結(jié)果。參考文獻(xiàn)1周立功.ED陽驗(yàn)與實(shí)踐.北京：北京航空航天大學(xué)出版社，.2劉昌華.數(shù)字邏輯EDA設(shè)計(jì)與實(shí)踐.北京：國防工業(yè)出版社，.3潘松，黃繼業(yè).EDAK術(shù)與VHDL北京：清華大學(xué)出版社，.4劉艷萍，高振斌，李志軍.EDA用技術(shù)及應(yīng)用.北京：國防工業(yè)出版社5章彬宏.EDAS用技術(shù).北京：北京理工大學(xué)出版社，.附錄library ieee;use div isport( clk:in std_logic;clk_div:out std_logic);end div;architecture bhv of div issignal count:std_logic_v

20、ector(24 downto 0);beginprocess(clk)beginif rising_edge(clk) thenif count=10 thencount0);else count=count+1;end if;if count5 thenclk_div=0;else clk_div=1;end if;end if;end process;end bhv;LIBRARY IEEE;USE xlsr ISport(clk,rst:in std_logic;p1,p2,p3,p4,p5,p6,p7,p8,p9,p10:in std_logic;q:out std_logic);end xlsr;architecture behave of xlsr issignal count:INTEGER ;beginprocess(clk,rst)beginif rst=1 thenq=0;count=0;elsif rising_edge(clk)thenif(count=10)thencount=0;elsecountqqqqqqqqqqq=0;end case;end if;end process;end behave;LIBRARY IEEE;USE xljc ISPORT