第一章-數(shù)字邏輯電路基礎(chǔ)知識(shí)課件

1、第二部分微機(jī)原理主講教師：喻紅第7章輸入與輸出1I/O接口是CPU與外設(shè)之間相互聯(lián)系的紐帶。為CPU與外部輸入/輸出設(shè)備相連接而專(zhuān)門(mén)設(shè)計(jì)的邏輯電路，稱(chēng)為I/O電路。7.1概述2一、I/O接口的功能及構(gòu)成二、MCS51的I/O口三、I/O接口的擴(kuò)展（省略）內(nèi)容：31地址譯碼指定外設(shè)端口，以便CPU對(duì)外設(shè)進(jìn)行尋址。2數(shù)據(jù)緩沖和鎖存緩沖電路通過(guò)總線隔離保證同一時(shí)刻CPU只與一個(gè)外設(shè)交換信息；數(shù)據(jù)鎖存實(shí)現(xiàn)高速CPU向低速外設(shè)傳送數(shù)據(jù)。3信息轉(zhuǎn)換信息轉(zhuǎn)換實(shí)現(xiàn)CPU與外設(shè)間不同種類(lèi)信號(hào)的轉(zhuǎn)換。4通信聯(lián)絡(luò)通信聯(lián)絡(luò)協(xié)調(diào)CPU與外設(shè)之間的信息交換過(guò)程。7.1.1I/O接口電路的功能41數(shù)據(jù)信息數(shù)字量信息：二進(jìn)制

2、數(shù)、開(kāi)關(guān)量、脈沖量模擬量信息：模擬電壓或電流2狀態(tài)信息外部設(shè)備所處工作狀態(tài)。3控制信息CPU發(fā)送給外設(shè)的控制信息。7.1.2I/O接口傳送的信息57.1.3I/O接口的構(gòu)成6端口：接口部件中能被CPU直接訪問(wèn)的寄存器，每個(gè)端口分配一個(gè)端口地址，CPU通過(guò)對(duì)端口地址的訪問(wèn)實(shí)現(xiàn)I/O接口操作。編址方式：統(tǒng)一編址：I/O端口和存儲(chǔ)器公用一個(gè)地址空間，即把每個(gè)I/O端口當(dāng)作一個(gè)存儲(chǔ)器單元。無(wú)需專(zhuān)用指令，處理能力強(qiáng)；占用存儲(chǔ)器地址空間，指令執(zhí)行時(shí)間長(zhǎng)。獨(dú)立編址：端口地址與存儲(chǔ)器地址分開(kāi)。需專(zhuān)門(mén)的I/O指令和接口信號(hào)；處理速度快，不占存儲(chǔ)器地址空間。MCS51采用統(tǒng)一編址方式。7.1.4I/O端口的地址分

3、配7CPU與外設(shè)之間的數(shù)據(jù)傳送方式：1程序傳送2中斷傳送3直接存儲(chǔ)器存取傳送（DMA）7.2CPU與外設(shè)之間的數(shù)據(jù)傳送方式8CPU與外設(shè)之間在程序控制下進(jìn)行的數(shù)據(jù)傳送方式，分為無(wú)條件傳送和條件傳送兩種方式。1無(wú)條件傳送數(shù)據(jù)傳送完全由程序決定，不考慮外設(shè)的工作狀態(tài)。適用于以下兩類(lèi)外部設(shè)備的數(shù)據(jù)輸入輸出： 具有常駐的或變化緩慢的數(shù)據(jù)信號(hào)的外部設(shè)備。例如：機(jī)械開(kāi)關(guān)、指示燈、發(fā)光二極管、數(shù)碼 管等。工作速度非?？?，足以和CPU同步工作的外部設(shè)備。例如數(shù)模轉(zhuǎn)換器DAC，由于DAC是并行工作的，速度很快，因此CPU可以隨時(shí)向其傳送數(shù)據(jù)，進(jìn)行數(shù)模轉(zhuǎn)換。 7.2.1程序傳送92條件傳送CPU根據(jù)外設(shè)的工作狀態(tài)

4、決定數(shù)據(jù)傳送，查詢(xún)傳送。程序查詢(xún)方式電路簡(jiǎn)單、查詢(xún)軟件容易實(shí)現(xiàn)，而且通用性強(qiáng)。適用于各種外部設(shè)備的數(shù)據(jù)輸入、輸出傳送。查詢(xún) 過(guò)程對(duì)增加了CPU的無(wú)用開(kāi)銷(xiāo)，降低了CPU的效率，因此查詢(xún)方式只適用于單道作業(yè)、規(guī)模比較小的計(jì)算機(jī)系統(tǒng)。 10程序中斷方式與查詢(xún)方式的主要區(qū)別在于如何知道外設(shè) 是否為數(shù)據(jù)傳送作好了準(zhǔn)備，查詢(xún)方式是CPU的主動(dòng)形式，而中斷方式則是CPU等待通知(中斷請(qǐng)求)的被動(dòng)形式。CPU效率高且實(shí)時(shí)性強(qiáng)。 7.2.2中斷傳送11外設(shè)接口與內(nèi)存之間直接進(jìn)行數(shù)據(jù)交換，不通過(guò)CPU，由專(zhuān)門(mén)的DMA控制器進(jìn)行數(shù)據(jù)傳送的控制。數(shù)據(jù)傳送速率高，適用于大批量數(shù)據(jù)傳送。7.2.3直接存儲(chǔ)器存取傳送12

5、MCS-51單片機(jī)有四個(gè)8位I/O端口P0P3，共有32根I/O口線； 它們都有雙向I/O功能，均可以作為數(shù)據(jù)輸入/輸出使用； 每個(gè)端口內(nèi)部都有一個(gè)8位數(shù)據(jù)輸出鎖存器、一個(gè)輸出驅(qū)動(dòng)器和輸入緩沖器。 在具有片外擴(kuò)展存儲(chǔ)器的系統(tǒng)中，P2口作為高8位地址線，P0口分時(shí)作為低8位地址線和雙向數(shù)據(jù)總線。7.3MCS51的并行I/O口13一、端口功能P0一般輸入/輸出口、地址/數(shù)據(jù)總線口P1可編程的輸入或輸出口P2輸入或輸出口、高8位地址總線口P3雙功能口，第一功能與P1口相同，第二功能如下表所示端口引腳第二功能P3.0RXDP3.1TXDP3.2INT0P3.3INT1P3.4T0P3.5T1P3.6W

6、RP3.7RD7.3.1MCS51的并行I/O口簡(jiǎn)介14 51系列單片機(jī)4個(gè)I/O端口線路設(shè)計(jì)的非常巧妙，學(xué)習(xí)I/O端口邏輯電路，不但有利于正確合理地使用端口，而且會(huì)給設(shè)計(jì)單片機(jī)外圍邏輯電路有所啟發(fā)。二、端口結(jié)構(gòu)1P0口結(jié)構(gòu)12DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部總線地址/數(shù)據(jù)控制引腳P0.X34VccVT1VT20115P0口結(jié)構(gòu)P0口作為一般I/O口使用12DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部總線地址/數(shù)據(jù)控制=0引腳P0.X34VccVT1VT201截止00控制信號(hào)=0，VT1截止，MUX接鎖存器16 P0口作輸出口12DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部總線地址/數(shù)據(jù)控制=0引腳

7、P0.X34VccVT1VT201截止00當(dāng)P0口用作輸出口時(shí)，因輸出級(jí)處于開(kāi)漏狀態(tài)，必須外接上拉電阻（10K）。P0口的輸出可以驅(qū)動(dòng)8個(gè)LSTTL負(fù)載。011漏極開(kāi)路輸出100截止P0口結(jié)構(gòu)17P0口作輸入口12DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部總線地址/數(shù)據(jù)控制=0引腳P0.X34VccVT1VT201截止00當(dāng)P0口用作輸入口時(shí)，懸浮狀態(tài)，高阻抗的輸入口。輸入條件：先輸出“1”，使VT2截止1）讀引腳，經(jīng)三態(tài)緩沖器2讀入到內(nèi)部總線2）讀鎖存器，執(zhí)行“讀-修改-寫(xiě)”指令011懸浮狀態(tài)100截止P0口結(jié)構(gòu)18P0口結(jié)構(gòu)P0口作為地址/數(shù)據(jù)總線使用12DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部

8、總線地址/數(shù)據(jù)控制=1引腳P0.X34VccVT1VT201截止10控制信號(hào)=101導(dǎo)通011導(dǎo)通10截止 輸出：不需外接上拉電阻19P0口結(jié)構(gòu)12DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部總線地址/數(shù)據(jù)控制=1引腳P0.X34VccVT1VT2011 輸入：數(shù)據(jù)，通過(guò)“讀引腳”完成注意：當(dāng)單片機(jī)片外擴(kuò)展RAM、I/O口和ROM時(shí)，P0口必須作為地址/數(shù)據(jù)總線使用。020P0口結(jié)構(gòu)P0口的特點(diǎn) 用作I/0口，相當(dāng)于一個(gè)準(zhǔn)的雙向口 用作地址/數(shù)據(jù)復(fù)用總線，為一個(gè)真正的雙向口。地址總線（A0-A7），數(shù)據(jù)總線（D0-D7）。 當(dāng)用作地址/數(shù)據(jù)線后，不能再作為通用I/O口使用。 用作I/O口時(shí)與其它口的

9、區(qū)別：輸出時(shí)為漏極開(kāi)路輸出，需外接上拉電阻；可驅(qū)動(dòng)8個(gè)LSTTL212P1口結(jié)構(gòu)12DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部總線引腳P1.XVcc內(nèi)部上拉電阻VTP1口通常作為通用I/O口使用，準(zhǔn)雙向口P1口與P0口不同：不需要MUX；有內(nèi)部上拉電阻R（約為20K）。P1口與P0口相同：作輸入口時(shí)，需要先向其鎖存器輸入1。2212DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部總線引腳P2.XVcc內(nèi)部上拉電阻VT3P2口結(jié)構(gòu)P2口比P1口多了一個(gè)多路開(kāi)關(guān)MUX，多路開(kāi)關(guān)的切換由內(nèi)部控制信號(hào)決定地址1控制MUX23P2口結(jié)構(gòu)P2口作為一般I/O口使用CPU發(fā)出控制電平“0” ，使多路開(kāi)關(guān)MUX倒向鎖存器輸

10、出Q端，構(gòu)成一個(gè)準(zhǔn)雙向口。其功能與P1相同。12DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部總線引腳P2.XVcc內(nèi)部上拉電阻VT地址1控制=0MUX24P2口結(jié)構(gòu)P2口作為地址總線使用 當(dāng)擴(kuò)展片外存儲(chǔ)器（需要輸出高8位地址）時(shí)，CPU發(fā)出控制電平“1”，使多路開(kāi)關(guān)MUX倒內(nèi)部地址線。12DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部總線引腳P2.XVcc內(nèi)部上拉電阻VT地址1控制=1MUX注意：輸出的高8位地址是鎖存的，無(wú)需外加地址鎖存器；如果外接程序存儲(chǔ)器，P2口的全部口線均不宜再作I/O口使用。25P2口結(jié)構(gòu)P2口作為地址總線使用利用P0、P2端口擴(kuò)展SRAM、EPROM存儲(chǔ)器8031EAP2P0ALEPSENRD74LS373ROMA15A0PD/PGMA15A0A7A0A7A0RAMRDWRWR264P3口結(jié)構(gòu)P3口增加了第二功能控制邏輯與非門(mén)的兩個(gè)輸入端引腳上有兩個(gè)輸入緩沖器：第二輸入功能取自第一個(gè)緩沖器輸出端，I/O口的通用輸入信號(hào)取自第二個(gè)緩沖器輸出端時(shí)。12DQCL/Q讀引腳讀鎖存器寫(xiě)鎖存器內(nèi)部總線引腳P3.XVcc內(nèi)部上拉電阻VT34第二輸出功能第二輸入功能27+5VP1.0P1.1P1.2P1.31K489C51P1.4P1.5P1.6P1.7EA+5V3004例1：如圖所示，P1.4