集成電路復(fù)習(xí)知識(shí)點(diǎn)

1、填空題：.集成電路的加工過程主要是三個(gè)基本操作，分別是:形成某種材料的薄膜薄層， 在各種薄膜材料上形成需要的圖形,通過摻雜改變材料的電阻率或 雜質(zhì)類型。.MO幼體管的工作原理是利則極與襯底之間形成的電場，在半導(dǎo)體表面形成_ 反形層使源、漏之間形成導(dǎo)電 溝道。3.用CMOS路設(shè)計(jì)靜態(tài)數(shù)字邏輯電路，如果 設(shè)計(jì)與非邏輯下拉支路應(yīng)該是，如果設(shè)計(jì)或非邏輯下拉支路應(yīng)該是 光聯(lián)。4. MO赤儲(chǔ)器主要分為兩大類，分別是：ROM PRAM。5. CMOS成電路是利用 NMOS PMOS互補(bǔ)性來改善電路性能的,因此叫做CMOS成電路。在P型襯底上 用N阱工藝制作CMO集成電路。6.等比例縮小理論包括恒定電場等比例

2、縮小定律、 恒定電壓等比例縮小定律、準(zhǔn)恒定電場等上匕例縮小定律。7. 1947年巴丁、肖克塞 布拉頓發(fā)明了半導(dǎo)體晶體管,并因此獲得了 1956年的諾貝爾物理學(xué)獎(jiǎng)，1958年 美國德州儀器公司的基爾比發(fā)明了第一塊集成電路,并獲得2000年諾貝爾物理學(xué)獎(jiǎng)。8.靜態(tài)CMOS輯電路中，一般PMO管的襯底接出遮電壓，NOMS的襯底接晅 電壓；NMOS拉網(wǎng)絡(luò)的構(gòu)成規(guī)律是：NMOS1串聯(lián)實(shí)現(xiàn)與操作；NMOS并聯(lián)實(shí)現(xiàn)衛(wèi) 操作；PMOS拉網(wǎng)絡(luò)則是按對偶原則構(gòu)成，即PMO管坐聯(lián)實(shí)現(xiàn)或操作；PMOS左 聯(lián)實(shí)現(xiàn)與操作。9.集成電路中非易失存儲(chǔ)器包括三種，即：不可擦除ROMEPROM EPROM 10.集成電路產(chǎn)業(yè)按照

3、職能劃分為 設(shè)計(jì)、制造、封裝三業(yè)。11. CMOS 邏輯電路的功耗由三部分組成：動(dòng)態(tài)功耗Pd開關(guān)過程中的短路功耗PSC靜態(tài)功 耗Pso 12.時(shí)序電路的輸出不僅與當(dāng)前的輸入有關(guān),還與系統(tǒng)原來的狀態(tài)有關(guān)。13.集成電路的設(shè)計(jì)方法可分為三種，即：基于PLD的設(shè)計(jì)方法、半定制設(shè)計(jì) 方法、定制設(shè)計(jì)方法。判斷題：1. N阱CMOS藝是指在N阱中加工NMOS工藝。（_） 2.非易失存儲(chǔ)器就是只能 寫入，不能擦除的存儲(chǔ)器。（_） 3.用二極管在電路中防止靜電損傷就是利用二極管的 正向?qū)щ娦阅堋＃ㄉ希?. DRAME存儲(chǔ)的過程中需要刷新以保持所存儲(chǔ)的值。（上）5. MOS 晶體管與BJT晶體管一樣，有三個(gè)電極

4、。（_） 6.為保證溝道長度相同的PMOS和NMOS 等效導(dǎo)電因子相同，PMOS的溝道寬度一般比NMOS的大。（_） 7.集成電路是以平 面工藝為基礎(chǔ)，經(jīng)過多層加工形成的。（土）8.非易失存儲(chǔ)器就是只能寫入，不能擦除 的存儲(chǔ)器。（_） 9. DRAME存儲(chǔ)的過程中需要刷新以保持所存儲(chǔ)的值。（上）10.用于 模擬集成電路設(shè)計(jì)的SPICE型中的 “SPICE 是Simulation Programwith Integrated Circuit Emphasis的縮寫。（上）11. N阱CMOS藝是指在N阱中加工NMOS工藝。（_） 12.ESW護(hù)的定義為：為防止靜電釋放導(dǎo)致CMOS成電路失效所采取

5、的保護(hù)措 施。（上）13.用二極管在電路中防止靜電損傷就是利用二極管的正向?qū)щ娦阅芰ⅲ┖喆痤}：.請畫圖并解釋N阱CMOS結(jié)構(gòu)中的閂鎖效應(yīng)。在n阱CMOS中PMOS管的源、漏區(qū)通過 n阱到襯底 形成了寄生的縱向 PNP晶體管，而NMOS的源、漏區(qū) 與P型襯底和n阱形成寄生的橫向 NPN晶體管。PNP 晶體管的集電極和 NPN晶體管的基極通過襯底連接， 同時(shí)NPN晶體管的集電極通過阱和 PNP晶體管的基極 相連，從而構(gòu)成交叉耦合形成的正反饋回路，一旦其中有一個(gè)晶體管導(dǎo)通，電流將在兩支晶體管之間循環(huán)放 大，使電流不斷加大，最終導(dǎo)致電源和地之間形成極大 的電流，并使電源和地之間鎖定在一個(gè)很低的電壓，這

6、就是閂鎖效應(yīng).假設(shè)有兩個(gè)邏輯信號(hào) A、B,在某狀態(tài)下A的上升沿先于B的上升沿到達(dá)圖1所示電路, 為了使電路得到最好的瞬態(tài)特性，請?jiān)趫D1中標(biāo)注出A、B接入方法，并解釋其原因。答：將先到達(dá)的邏輯信號(hào) A接于靠近地線的 NMOS管Mni的柵極上，將有利于使先到達(dá) 的信號(hào)A對串聯(lián)支路的中間結(jié)點(diǎn)寄生電容放 電，其原因是只有中間結(jié)點(diǎn)的電容放電后， 才能使輸出結(jié)點(diǎn)寄生電容放電，這樣有利于 提高電路的響應(yīng)速度。.概括版圖設(shè)計(jì)規(guī)則的三種尺寸限制。1）各層圖形的最小尺寸即最小線寬2）同一層次圖形之間的最小間距3）不同層次圖形之間的對準(zhǔn)容差或套刻間距1.請給出六管SRAM單元電路圖，并說明讀寫操作過程。高電平，使門

7、管 M5和M6導(dǎo)通。若寫入“ 1” 則Vbl =Vdd , V（BL） =0,使V1充電到高電平， V2充電到低電平，寫入信息。讀操作時(shí)，位線BL,（BL）都預(yù)充電到高電平Vdd ,同時(shí)通過行譯碼器使該單元字線為高電平。若讀1 , V1 =V oh , V2 =0 ,使 M1 截止， 位線BL不能放電，M2和M6導(dǎo)通，對位線（BL） 放電。若讀“0”，則對位線（BL）保持高電平， 而BL通過M5和M6放電綜合題：2,請?jiān)趫D3中補(bǔ)畫實(shí)現(xiàn)Y AB CD邏輯功能的、采用N阱工藝的CMOS電路的棍圖和3.圖1為NMOS管的三維圖，請寫出圖中字母 A至F所對應(yīng)部位的中文名稱， 并簡述NMOS 晶體管的工

8、作原理，畫出 NMOS管的輸出特性曲線、標(biāo)出三個(gè)工作區(qū)域，說明三個(gè)工 作區(qū)域的界限。A :源極，B:柵極，C:漏極，D:源區(qū)，E:漏區(qū)，F(xiàn): p型硅 線性區(qū)Vds (VGS-Vt)N溝MOS晶體管工作原理：Vgs增加時(shí)，吸引到P襯底表面層的截止區(qū)VgsVt電子就增多，當(dāng) Vgs達(dá)到某一數(shù)值時(shí)，這些電子在柵極附近的P襯底表面便形成一個(gè) N型薄層，且與兩個(gè) N+區(qū)相連通，在漏一 一源極間形成 N型導(dǎo)電溝道，其導(dǎo)電類型與P襯底相反，稱為反 型層。Vgs越大，作用于半導(dǎo)體表面的電場就越強(qiáng)，吸引到 P襯 底表面的電子就越多，導(dǎo)電溝道越厚，溝道電阻越小。1請用verilog語言設(shè)計(jì)一個(gè)二分頻電路，分頻輸出

9、與原始時(shí)鐘比較，相等 輸出1 ,不相等輸出00module half_clk(reset,clk_in,clk_out , equal);input clk_in,reset;output clk_out , equal;reg clk_out;always (posedge clk_in)beginif(!reset) clk_out=0;else clk_out=clk_out;endassign equal=(clk_in=clk_out)?1:0;endmodule比較器 module compare(equal,a,b);input a,b;output equal;assign equal=(a=b)?1:0; /a 等 b, equal 輸出 1; a不等 b 時(shí)，equal 輸出為 0/ endmodule應(yīng)區(qū)域的工作狀態(tài)。（5分）/ 3fir 不匕而什行“訕3.請畫出CMOS反相器的直流電壓傳輸特性曲線，標(biāo)出 5個(gè)工作區(qū)域，并寫出兩管在相 1： 0Vin VoutNMOS截止，PMOS線性。輸出高電平區(qū)： Vtn V in V out +