電子專業(yè)面試筆試題庫師

1、電子專業(yè)面試筆試題庫師師姐們留下的-師兄作者:日期:題目篇：GateLevelCircuitDesignImplementXORlogicwith1MUXand1INV;ImplementA+B+CwithNANDgate;DrawtheDFlip-Flopstructure;ClockDividerby2/3/4;Usingflip-flopandlogic-gate,designa1-bitadderwithcarry-inandcurrent-stage,carry-outandnext-stage;PleasedrawschematicofacommonSRAMcellwith6tra

2、nsistors,pointoutwhichnodescanstoredataandwhichnodeiswordlinecontrol?VerilogCoding狀態(tài)機：常見的是序列檢測，考察狀態(tài)轉換圖和代碼；實現(xiàn)異步復位的8位寄存器；實現(xiàn)2/3/4分頻電路；用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch；用Verilog/VHDL寫一個fifo控制器（包括空，滿，半滿信號；同步or異步）；STA&SynthesisBasicSetup&Holdtime概念，如何消除violation，怎樣計算最大頻率；Removal&Recoverytime；STAvs.PostSim；F

3、alsePath；Multi-Cycles；ClockGatingCell（ICG）Insertion;分析兩次DC的結果不同的原因，Memory部分的面積前后相差26%，logiccore部分的面積前后相差17%。同步復位和異步復位DFF電路上的區(qū)別。給一段代碼，畫出綜合后電路。DC和STA的基礎性問題，專用集成電路設計實用教程一書都可以覆蓋到。CrossingclockDomain的設計方法，很重要的知識點。VerilogCodingstyle:完備的Case,if語句，如果不完備，會產生什么后果；敏感列表的完備性，如果不完備，產生的后果是什么；阻塞、非阻塞的區(qū)別；=和=的區(qū)別；casex

4、,casez的用法；Perl:主要是考察基本的用法，目前為止考察到最難的題目是使用Hash對學生按照分數(shù)、名字字母先后的順序進行排序，小駱駝書里面有類似的題目。Gvim&UNIXSkill:每天和服務器打交道，這些都不會有什么問題。SpecialSubjectSOC/ASIC/FPGA的設計FLOW以及使用到的工具；（從Spec定義到GDSII文件提交）對基本概念和名詞的解釋：STA,ECO,SPEF,CTS,DRC,LVS等Flip-Flopvs.Latch；低功耗的設計的方法；如何保證verification的覆蓋率；ASIC設計移植到FPGA上時，需要注意什么問題；如何重組邏輯路徑，消除

5、競爭冒險；CMOS反相器的VTC曲線、CMOS邏輯電路的設計；SoC芯片：芯片架構，數(shù)據通路，如何保證帶寬，片外信號的消抖,Cache的映射機制；Post-Sim中不同Corner的區(qū)別；FPGA的下載方式；AHB/AXI總線;芯原筆試..十道圖形推理題SDRAMFLASH各種存儲器的概念，以及在存儲器內建自測試的概念建立時間保持時間的解釋用verilog寫除6(6分頻)？不太理解題目的意思中斷向量表的解釋skewlatencyuncertainly的解釋，用波形畫下其他已忘SOC中的應用tl_marvell面經..9.新思面試FPGA全

6、局時鐘和局部時鐘的概念？分頻怎么實現(xiàn)？counter？FPGA怎么約束？SPI傳數(shù)據setup/holdtime怎么確定？有沒有用腳本跑過FPGA？RVDS產生的機器碼里面是什么內容？同步復位和異步復位區(qū)別，優(yōu)缺點？如何解決亞穩(wěn)態(tài)？RVDS驗證IP的時候每個function寫段代碼去仿一下，效率不高，怎么提高效率9月11日Synopsys1小時面試+4輪專業(yè)面試+筆試內容：1.Verilog編程：3.Isolationcell分頻6.編程上海面試午飯時間閑談+HR面試5.ECO專業(yè)面試：1.SoC項目簡介3.英文介紹SoC專業(yè)面試2SoC項目流程細致的時序問題修改方案在CTS時遇到以及解決方案

7、setup和holdviolation手動修改setup和hold的方法CTS流程doublespace作用congestionmap禾口overflowRouting后的時序2.Setuptime4.PAE乘法口訣表建立時間分析電話表中找出區(qū)號1234!中有幾個項目2.時序上遇到的問題以及解決方法，以及congestion解決方案4.家鄉(xiāng)使用的新思的工具以及熟練程度4家鄉(xiāng)及個人歸屬問題為何要加入新思6.如果你只看中新思的資源，一年后你離職了怎么辦？你在項目中交流的對象有哪些？8你喜歡交流嗎？你是個細心的人嗎？你的個人如何？你在學校有參加過什么社團嗎？或者有什么演出嗎？你的課余生活是怎么樣的？

8、11.你的抗壓力如何？如果客戶不講理怎么辦？如何釋放壓力？12.你會以問別人問題為恥嗎？13.什么時候告訴老板你無法勝任工作？14.用英語自我介紹專業(yè)面試3：用Verilog編ALU2.SoC的10選擇及排列？電源規(guī)劃及整個SoC項目介紹，手動修hold的方法tcl編程4.智力題，9個球，里面有一個重一些或者輕一些，用天平找出最重的那個，計算需要幾次？(最好情況下)專業(yè)面試4：分析試卷，延伸細節(jié)2.引導出你想出的方案分析1024!中有幾個0的解決方案？4.英文自我介紹5.是否熟悉ICC？HR面試談談工作對你意味著什么？2.除新思之外，其他意向？為什么要選新思？4.英文自我介紹項目上的問題，對照

9、簡歷，講講你自己的設計的模塊，模塊的內部結構，各個模塊是怎么設計的？期間會交叉性的問一些問題，比如，異步時鐘設計，同步復位，異步復位，等等。所以一定要把簡歷上寫的項目上的事情弄清楚。.異步時鐘的設計.同步復位異步復位.設計流程以及設計方法DFV的工程師問了一些問題.C語言的程序中執(zhí)行的第一個函數(shù)是什么？是main函數(shù)嗎？.DFV是什么？你是怎么理解的？.C語言編譯成的可執(zhí)行文件有哪幾部分組成？.靜態(tài)變量與局部變量的區(qū)別？以及各自的特點？Marvell個半小時，3人：IPDesigner,VerificationEngineer,小bossIPDesigner:項目簡介設計模塊測試向量如何生成，

10、如何驗證所設計模塊功能是否正確插曲：VerificationEngineer職責,考慮對于模塊可能出現(xiàn)的各種情況，設計對應的電路進行測試，據此判斷模塊的可靠性并指出可能存在的問題。例：設計case使模塊進入異常狀態(tài)，而模塊能從異常狀態(tài)中恢復或給出相應的中斷信號，則證明設計可行。Coverage100%，工業(yè)級RTL代碼要求每一句都能被執(zhí)行到。setup與holdtime的定義，如出現(xiàn)無法收斂的情況應如何處理setfalsepath的目的異步信號的交互問題VerificationEngineer:要求介紹通信系統(tǒng)中同步的概念和處理方法，針對性提出問題用于同步和信道估計的訓練序列為何放置在幀頭，提

11、出gsm中訓練序列位于幀中間的例子，要求作出你認為合理的解釋再一次講解了Verification的工作內容，不僅要熟悉verification的內容，對于IP的設計方法也應有一定了解。進入公司后這兩方面的工作都會有接觸。小boss:介紹自己的職場規(guī)劃和目標，對公司的一些看法聊天IBM:芯片的功耗，降低功耗的辦法。芯片能跑的時鐘，設計以及RTLcoding的時候，怎么確保設計的模塊能跑到那樣的時鐘。C+，C，java，以及面向過程和面向對象的區(qū)別。C中，指針和引用的區(qū)別。設計16bit的加法器（乘法器）怎么設計。IBM孫毛：加法器的種類；門控時鐘的結構：奇數(shù)分頻和小數(shù)分頻Marvell_cell

12、uer用NAND2實現(xiàn)0R3用verilog實現(xiàn)1.5分頻異步fifo結構BIST外圍電路有1024個16bit有符號數(shù)據，從中得到最大的8個數(shù)，并且這8個數(shù)的順序不要求，用電路實現(xiàn)個簡單電路，寫出基本的綜合腳本Marvell電面電面的主要有兩個人，一個人問我基帶，主要是design的方面；另一個問我SOC的項目的問題，要是;verification方面；.電面的問題主要是做過的項目，譬如基帶的整體框架，接收機有哪些組成，同步是怎么實現(xiàn)的，fifo是同步還是異步的，spi的問題（這個問題卡住了，然后就沒有然后了）；.SOC的問題主要是chipverification的流程，怎么保證DMA的工作

13、的正確性，當配置錯誤但結果仍正確時，怎么查錯，還有些比較高端的問題，譬如有什么更自動化更能減少體力活的辦法來進行驗證，或者我們要做好一款芯片，投入市場，要做好哪些方面的工作。.最后提到了，是否呆在南京，晚些時候可能會有去上海的面試通知的答復。Marvell面試面試官1:阻塞，非阻塞+delaymatlab,verilog寫bit2sym模塊序列檢測器狀態(tài)圖面試官2:異步fifo深度的計算最簡單二分頻電路，并計算最大頻率，并有時鐘抖動和偏移的情況下全加器的邏輯表達式FPGA原理，怎么實現(xiàn)可編程的跨時鐘域，使用握手信號時面試官3:buffer,coms搭buffer，為什么能去毛刺，怎樣用veri

14、log來描述這一行為DC命令，Tcl命令DMA握手接口，為什么需要握手接口，當執(zhí)行一個搬運時配置寄存器的流程有沒有深度為1的fifo其他人：異步fifo的原理五分頻電路，波形，電路實現(xiàn)最少2mux實現(xiàn)4mux狀態(tài)機編碼的方式有哪些低功耗方法用MOS管搭觸發(fā)器，反相器，與非門，三態(tài)門NVIDIA筆試2012年時序分割，不加流水級數(shù)全加器超前進位加法以上兩個哪個時序好畫圖，異步復位比較區(qū)別#5a=b,a=#5bSel?a:b;與ifelse一位信號的跨時鐘域的同步2、3順序輸入設計電路，有握手信號同時有效的時候輸出數(shù)據，同時檢測輸入，如果檢測到1、的時候，下一個輸出無效8bit相乘再加一個8bit

15、的書，結果的位數(shù)X/4+Y*9/8設計電路英文試卷，英文作答，如無要求不能使用verilog作答1.2個寄存器之間setuptime不滿足，要求不增加stage，重新組合電路使之能正常工作超前進位加法器verilog編寫超前進位加法器與普通加法器相比哪個有優(yōu)勢，為什么握手機制+序列檢測的電路設計看電路畫輸出波形不同時鐘域的信號交互問題，同步電路的stage數(shù)由何決定#5a=b與a=#5b的區(qū)別，ifelse與a=b?c:d的區(qū)別A、B、C為無符號整數(shù)，（A*B）+C是幾位，設計Z=X/4+9*Y/8的電路高通筆試40道選擇題，32單選，8多選，內容涉及數(shù)字電路，模擬電路，板級電路，通信的知識。

16、瑞晟筆試2012-9-16一個小時根據mos電路寫表達式兩個數(shù)據異或后再位與或者位或什么意思。always塊，if條件語句，會不會綜合成鎖存器。關于標準單元你知道什么，寫之。-A=A+1,證明之。0.18工藝的0.18指的是；工藝變小的影響。根據建立時間，保持時間，計算組合邏輯的最大最小延時。（計數(shù)器）根據Verilog代碼用門電路或者觸發(fā)器、加法器、數(shù)據選擇器表示序列檢測，分為重復檢測和不重復檢測。C代碼寫搜索算法（大體）。盛科網絡寫出任務與函數(shù)的異同點同步復位與異步復位的區(qū)別及優(yōu)缺點阻塞與非阻塞的區(qū)別，分別用于何種場合給出兩端代碼的c的結果Always(posedgeelk)BeginA=

17、#2b;c=a;endalways(posedgeelk)beginc=a;endinitialbeginclk=0;a=0;b=0;#5Clk=1;#5Clk=0;A=0;#5Clk=1;B=1;#5Clk=0;A=1;a=#2b;setuptimeholdtime定義及計算Verilog實現(xiàn)5分頻找規(guī)律5+10=38+11=79+4=?附加題.cd,ls-,mkdirtest,touchtest,rm-rftest思科面試三個房間，每個房間兩個面試官，每個房間半個小時。房間1:隨機數(shù)產生器，遍歷1-100，不得重復。一比特隨機數(shù)產生器，產生1和0有權重。介紹項目。房間2:英語自我介紹。英文

18、介紹項目，交談。同步，異步復位，跨時鐘域，DC綜合。寫verilog代碼，大小可配計數(shù)器。房間3:狀態(tài)機設計，010,0110,01110序列檢測器。異步fifo中，almostfull產生邏輯。CISCO數(shù)字集成電路設計基礎知識，systemverilog看代碼選擇輸出Realsil看MOS管求邏輯表達式理解伽5:0&b5:0)與A(a5:0|b5:0)always塊是否一定綜合出寄存器對于standardcell的認識howtoprove-A=A+1制程的0.18um代表什么？隨著工藝尺寸的縮小給電路帶來哪些影響？setup與holdtime的計算根據verilog代碼畫出綜合后的電路圖狀

19、態(tài)轉移圖編程(preferredinC,C+,Java,SystemVerilog)Veisilicon英文試卷，中英文皆可作答智力題clocklatency/skew/uncertaity/transition的概念，可以畫框圖setup/hold/recover/removaltime的概念，可以畫框圖除6的除法器，verilog實現(xiàn)六選三作答：存儲器BIST相關，給出3種測試方法描述ROM,SRAM,SDRAM,FLASH，以及在SoC設計中的應用時序深亞微米工藝下會有哪些影響，如何improvetiming用spef做sta無問題，而用sdf做后仿時出現(xiàn)功能錯誤，應該檢查哪里記不清，什

20、么系統(tǒng)啟動時各部分是如何工作(CPU,Cache等)Verification時Coverage相關，給出提高Coverage的方法Zte簡答：什么是中斷？中斷如何處理？如何提高FPGA的時鐘頻率？無源雙端Si,j(i=1,2;j=1,2)的含義為什么減小上拉電阻可以提高I2C的工作速度？在保證通信系統(tǒng)正常工作的情況下為什么不減小上拉電阻？應用：用JK觸發(fā)器設計計數(shù)器，要求能記錄輸入1的次數(shù)CRC校驗編碼&從RTLsynthesis到tapeout之間的設計flow,并列出其中各步使用的tool.(未知)9、Asic的designflow。(威盛上海筆試試題)10、寫出asic前期設計的流程和相

21、應的工具。(威盛)11、集成電路前段設計流程，寫出相關的工具。(揚智電子筆試)先介紹下IC開發(fā)流程：)代碼輸入(designinput)用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼語言輸入工具：SUMMITVISUALHDLMENTORRENIOR圖形輸入:composer(cadenee);viewlogic(viewdraw)電路仿真(circuitsimulation)將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確數(shù)字電路仿真工具:Verolog:CADENCEVerolig-XLSYNOPSYSVCSMENTORModle-simVHDL:CADENCEN

22、C-vhdlSYNOPSYSVSSMENTORModle-sim模擬電路仿真工具：*ANTIHSpicepspice,spectremicromicrowave:eesoft:hp）邏輯綜合（synthesistools）邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路；將初級仿真中所沒有考慮的門沿（gatesdelay）反標到生成的門級網表中，返回電路仿真階段進行再仿真。最終仿真結果生成的網表稱為物理網表。12、請簡述一下設計后端的整個流程？（仕蘭微面試題目）13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元素？（仕蘭微面試題目）14、描述你對

23、集成電路工藝的認識。（仕蘭微面試題目）15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題目）16、請描述一下國內的工藝現(xiàn)狀。（仕蘭微面試題目）17、半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）18、描述CMOS電路中閂鎖效應產生的過程及最后的結果？（仕蘭微面試題目）19、解釋latch-up現(xiàn)象和Antennaeffect和其預防措施.（未知）20、什么叫Latchup?（科廣試題）21、什么叫窄溝效應？（科廣試題）22、什么是NMOS、PMOS、CMOS?什么是增強型、耗盡型？什么是PNP、NPN?他們有什么差別？（仕蘭微面試題目）23、硅柵COM

24、S工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微面試題目）24、畫出CMOS晶體管的CROSS-OVER圖（應該是縱剖面圖），給出所有可能的傳輸特性和轉移特性。（Infineon筆試試題）25、以interver為例，寫出N阱CMOS的process流程，并畫出剖面圖。（科廣試題）26、Pleaseexplainhowwedescribetheresistaneeinsemiconductor.Comparetheresistaneeofametal,polyanddiffusionintranditionalCMOSprocess.（威盛筆試題）27、說明mos一半工

25、作在什么區(qū)。（凹凸的題目和面試）28、畫p-bulk的nmos截面圖。（凹凸的題目和面試）29、寫schematicnote（？），越多越好。（凹凸的題目和面試）30、寄生效應在ic設計中怎樣加以克服和利用。（未知）31、太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公式推導太羅索，除非面試出題的是個老學究。IC設計的話需要熟悉的軟件：Cadenee,Synopsys,Avant，UNIX當然也要大概會操作。32、unix命令cp-r,rm,uname。（揚智電子筆試）AMD2008ASICDesignPartI1、用cmos搭Z=!（A&B）|C|D）2、Toim

26、plementanycombinationallogic,whatistheminimumsetoflogicgate?Whytherearesomanytypesofstandardcellsinthelibrary?3、WhatisRegisterfile,oneportembeddedRAM,twoportembeddedRAM?4、ExplainhowcurrentSTAtoolscalculatethedelayusingib(includingcelldelayandwiredelay)5、Writeasequenceof3-bitgraycode.Canyouderiveageneralequationtoconvertbinarytogreycode?6