關于EDA的問答題

1、EDA問答題1、簡述電子設計技術的發(fā)展電子設計技術的發(fā)展：應用SSI數(shù)字電路芯片應用MCU微控制器 or單片機（電子系統(tǒng)智能化）FPGA/CPLD現(xiàn)場可編程/復雜可編程邏輯器件（EDA基礎）2、圖示陣列完成的是什么功能？3、簡述自頂向下的系統(tǒng)設計方法自頂向下（top-to-down）：基于EDA技術頂：? 系統(tǒng)功能向下：系統(tǒng)分為若干功能模塊步驟：1.采用完全獨立于目標芯片物理結構的硬件描述語言HDL（Hardware Description Language）,對系統(tǒng)的基本功能（行為）進行描述和定義。2.多層次仿真，完成功能確認。3.功能描述具體目標芯片的網表文件。4.邏輯映射，布局布線。5.

2、利用仿真文件進行功能、時序驗證確保系統(tǒng)性能。4、菊花鏈下載時，器件位置如何確定？在串行片數(shù)不超出接口的驅動能力時，器件位置由器件識別碼確定器件前后芯片內存儲器短路、端口模式有幾種？INOUTINOUT BUFFER 6、簡述在系統(tǒng)編程技術的特點特點：不用編程器，直接在用戶的目標系統(tǒng)中或線路板上直接對PLD器件編程1、裝配后編程下載2、根據(jù)需要對系統(tǒng)的硬件功能實時加以修改3、不改變系統(tǒng)硬件結構情況下，重構邏輯4、系統(tǒng)不停止工作時進行遠程硬件升級7、簡述EDA工具的FPGA/CPLD開發(fā)流程8、設計時怎樣選擇CPLD和FPGA器件I/O口定義：資源是否夠用邏輯資源：GLB查閱宏單元庫（門、觸發(fā)器、

3、計數(shù)器、MUX等，約200種）方程實現(xiàn)部分的估算資源利用率：（取50%）9、指出時序電路描述定義方式，給出CLK信號上升沿檢測語句用不完整條件語句定義時序電路CLKEVENT AND CLK = 1risen_edge(CLK)10、指出端口模式BUFFER與INOUT的不同之處INOUT：輸入輸出端口BUFFER：只能將輸出的數(shù)據(jù)反饋輸入，不能輸入外部數(shù)據(jù)11、給出PROM、FPLA、PAL、GAL結構異同點與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)12、給出CPLD和FPGA的主要異同CPLD：基于乘積項，編程FPGA：基于查

4、找表，配置13、給出信號、變量的異同點。數(shù)據(jù)對象基本用法適用范圍賦值表示和特性Signal電路中信號連線整個結構體內= 進程最后賦值Variable進程中數(shù)據(jù)存儲進程中使用:=立即賦值14、列舉5條以上VDHL與計算機語言的主要不同之處VHDL是硬件描述語言，用于硬件器件的設計；實體定義元件的輸入輸出接口；結構體定義元件的行為邏輯功能；數(shù)據(jù)對象信號用于描述電路中信號連線；進程必須由敏感信號的變化來啟動；信號上升下降沿事件監(jiān)測；用不完整條件語句定義時序電路；仿真延時、固有延時和傳輸延時賦值。15、給出基于EDA工具的FPGA/CPLD開發(fā)的4個關鍵流程設計輸入、綜合、適配、編程下載16、簡例說明

5、三種延時固有延時：B = A? After 20 ns;傳輸延時：B = TRSPORT After 20 ns仿真延時17、簡述自頂向下的系統(tǒng)建模及層次結構設計方法EDA自頂向下（TOPDOWN）設計方法：頂：系統(tǒng)行為模型頂層器件；向下：系統(tǒng)逐層分為子系統(tǒng)元件和子元件。硬件抽象級的模型：系統(tǒng)級（system）描述系統(tǒng)級行為功能和體系結構模型；算法級（algorithm）描述算法結構實現(xiàn)和運行模型； RTL級（Register Transfer Level）描述數(shù)據(jù)數(shù)動模型;門級（gate-level）描述邏輯門以其之間的連接模型;開關級（switch-level）描述器件和存儲節(jié)點以其之間連

6、接模型。層次結構設計：頂層系統(tǒng)（器件）設計，將系統(tǒng)向下分解為子系統(tǒng)（元件）；對系統(tǒng)進行功能（行為和算法）描述、定義和仿真，頂層邏輯電路及其HDL編程；子系統(tǒng)（元件）設計，如果需要，可將子系統(tǒng)逐層向下分解；為子系統(tǒng)（元件）；進行邏輯功能描述、定義和仿真，下層邏輯電路及其HDL編程；對器件和元件HDL程序進行綜合，生成RTL邏輯電路，進行邏輯功能和時序仿真和驗證；目標器件適配，引腳鎖定，時序仿真驗證，生成目標芯片網表文件；編程下載或配置，硬件調試和驗證。18、簡述CPLD編程和FPGA配置的主要異同CPLD編程：基于非揮發(fā)存儲技術編程，利用ISP或JTAG接口下載設計文件。FPGA配置：基于SRA

7、M查找表的編程單元，利用FPGA的在線可重配置（ICR）特性，下載設計文件，每次上電，需重新配置。19、給出“自頂向下”設計流程的優(yōu)點（不少于4個）設計人員不受芯片結構的約束，進行最適應市場需求的設計，避免再設計風險，縮短產品的上市周期。設計成果的再利用得以保證。(IP) 采用結構化開發(fā)手段，一旦系統(tǒng)基本功能結構確定，可以實行多人、多任務并行工作方式。選擇實現(xiàn)系統(tǒng)的目標器件的類型、規(guī)模，硬件結構的自由度更大。20、在進程中，是否允許同一信號有多個驅動源（賦值源）？例如：SINGALA, B, C, Y, Z:INTEGER;PROCESS(A, B, C)BEGINY = A + B;Z =C

8、 X;Y = B;END PROCESS;其中Y多次賦值，Y有結果嗎？簡述理由。在進程中，可以允許同一信號有多個賦值源，即Y允許多次賦值，Y的最終結果為B。 當進程被啟動后，信號賦值將自上而下順序執(zhí)行，但第一項賦值不會發(fā)生，因為Y的最后一項驅動源是B，因此Y被賦值B。21、用MAX+PLUS仿真時，如何將仿真結果從默認的二進制改為十進制顯示？在Value一欄雙擊，就會出現(xiàn)Enter Group對話框，其中BIN為二進制；DEC為十進制；OCT為八進制；HEX為十六進制。選中DEC，并確認即可。22、VHDL中有哪幾種主要的并行語句？進程語句；塊語句；并行信號賦值語句；元件例化語句；生成語句；并

9、行過程調用語句23、VHDL中基本的順序語句有哪些？（變量）賦值語句；流程控制語句；等待語句；子程序調用語句；返回語句；空操作語句。24、在MAX+PLUS中，如何查找低速的目標芯片？在選擇芯片時，將Show Only Fastest Speed Grades復選框中的勾號去掉。25、在MAX+PLUS中，保存文本文件時，對文件名及存儲路徑有何要求？文件名必須與實體名一致，且文件名中不可出現(xiàn)空格和中文字符；文件的存儲路徑中不得出現(xiàn)中文字符，且不得將文件存于根目錄下。26、Max+Plus的編譯窗口包含幾個功能模塊？編譯器網表文件提取器（Compiler Netlist Extractor）；基本編譯文件建立器（Database Builder）；邏輯綜合器（Logic Synthesizer）；邏輯分割器（Partitioner）；適配器（結構綜合器或布局布線器）Fitter時序仿真網表文件提取器（T