2022年EDA技術(shù)與VHDL語言重點(diǎn)復(fù)習(xí)必備

1、即 Electronic Design Automation（電子設(shè)計(jì)自動(dòng)化） ,就是以運(yùn)算機(jī)為工作平臺(tái), 以 EDA 軟件工具為開發(fā)環(huán)境, 以硬件描述語言 （ HDL）為設(shè)計(jì)語言, 以可編程規(guī)律器件為試驗(yàn)載體, 以 ASIC（ ApplicationSpecific Integrated Circuit）,SOC（ System On aChip）芯片為目標(biāo)器件, 以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程； 最終實(shí)現(xiàn)的目標(biāo) ：全定制或半定制 ASIC設(shè)計(jì), FPGA/CPLD開發(fā)應(yīng)用； 3.作為 EDA 技術(shù)最終實(shí)現(xiàn)目標(biāo) ASIC,通過 三種途徑來完成 ：（ 1）超大規(guī)?？删幊桃?guī)律器

2、件： 的 實(shí)現(xiàn)這一途徑的主流器件是 FPGA/CPLD；直接面對(duì)用戶,具有極大的靈敏性和通用性,使用 便利,開發(fā)效率高,成本低,技術(shù)愛護(hù)簡潔,工作牢靠性好； （ 2）半定制或全定制 ASIC：根 據(jù)實(shí)現(xiàn)工藝,可統(tǒng)稱為掩膜 ASIC,可編程的 ASIC 具有靈敏多樣的編程功能；掩 ASIC 分膜 為： 門陣列,標(biāo)準(zhǔn)單元,全定制三類； （ 3）混合 ASIC：具有面對(duì)用戶的編程功能和規(guī)律資源,同 時(shí)也含有可便利調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊； 設(shè)計(jì)分五級(jí)進(jìn)行分層次設(shè)計(jì)： （1 ）系統(tǒng)級(jí)即行為級(jí)； （ 2） RTL 級(jí)；（ 3）門級(jí)：即規(guī)設(shè)計(jì),以電路或觸發(fā)器作基本部件,表達(dá)各種規(guī)律關(guān)系； 律 （ 4）

3、電路級(jí)：可看作分別的元件為 基本元件,具體表達(dá)電路在時(shí)域的伏安特性或頻域的響應(yīng)等性能； （ 5）器件級(jí)：即板圖級(jí)； 5.面對(duì) FPGA 的開發(fā)流程 ：設(shè)計(jì)輸入（圖形輸入,文本輸入） ,綜合,布線布局（適配） ,仿 真（時(shí)序仿真,功能仿真） ,下載和硬件測試； 6.綜合 的概念：電子設(shè)計(jì)中,將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體 實(shí)現(xiàn)的模塊組合裝配的過程稱為綜合； 事實(shí)上,設(shè)計(jì)過程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)； 7.綜合的分類 ：1從自然語言轉(zhuǎn)換到 VHDL 語言算法表示,即自然語言綜合； 2從算法表示 轉(zhuǎn)換到寄存器傳輸級(jí) RegisterTransport Level, RT

4、L,即從行為域到結(jié)構(gòu)域的綜合,即行為綜 合； 3從 RTL 級(jí)表示轉(zhuǎn)換到規(guī)律 包括觸發(fā)器 的表示,即規(guī)律綜合； 4 從規(guī)律門表示轉(zhuǎn)換 門 FPGA 的配置網(wǎng)表文件,可稱為版圖綜合或結(jié)構(gòu)綜到版圖表示 ASIC 設(shè)計(jì) ,或轉(zhuǎn)換 合； 8.在 EDA 技術(shù)中,自頂向下的設(shè)計(jì)方法的重要意義是什么 到 . 在 EDA 技術(shù)應(yīng)用中,自頂向下 的設(shè)計(jì)方法,就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程； 9.綜合在電子設(shè)計(jì)自動(dòng)化中的位置是什么 . 答：是核心位置（見圖 1-3）；綜合器具有更復(fù)雜 的工作環(huán)境,綜合器在接受 VHDL 程序并預(yù)備對(duì)其綜合前,必需獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬 件特點(diǎn)相關(guān)的工藝庫信息,

5、以及獲得優(yōu)化綜合的諸多約束條件信息； 依據(jù)工藝庫和約束條件 信息,將 VHDL 程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息； 8.適配器 ：也稱結(jié)構(gòu)適配器,它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件 中,使之產(chǎn)生最終的下載文件； 9.時(shí)序仿真 ：是接近真實(shí)器件運(yùn)行特性的仿真,仿真文件中己包含了器件硬件特性參數(shù),因 而,仿真精度高； 10.功能仿真 ：是直接對(duì) VHDL,原理圖或其他描述形式的規(guī)律功能進(jìn)行測試模擬,以明白其 實(shí)現(xiàn)的功能是否中意原設(shè)計(jì)的要求的過程,仿真過程不涉及任何具體器件的硬件特性； 11.時(shí)序仿真與功能仿真的區(qū)分 ：時(shí)序仿真的仿真文件必需來自針對(duì)具體器件的適配器；綜 合后所得的

6、EDIF 等網(wǎng)表文件通常作 FPGA 適配器的輸入文件, 產(chǎn)生的仿真網(wǎng)表文件中包了精確的硬件推遲信息； 功能仿真的過程不涉及任何具體器件的硬件特性； 為 含 不經(jīng)受適配階段, 在設(shè)計(jì)項(xiàng)目編輯編譯 （或綜合） 后即可進(jìn)入門級(jí)仿真器進(jìn)行模擬測試； 直接進(jìn)行功能仿真的 好處是設(shè)計(jì)耗時(shí)短,對(duì)硬件庫,綜合器等沒有任何要求； 12.IP 定義 為用于 ASIC 或 FPGA/CPLD 中預(yù)先設(shè)計(jì)好的電路功能模塊； 分為軟 IP（用 VHDL 等硬件面熟語言描述的功能塊, 但是并不涉及用什么具體電路元件 實(shí)現(xiàn)這些功能） ,固 IP（完成了綜合的功能塊）和硬 IP（供應(yīng)設(shè)計(jì)的最終階段產(chǎn)品 -掩膜）； 14.基

7、于 VHDL 的自頂向下設(shè)計(jì)方法 （1）設(shè)計(jì)說明書（ 2）建立 VHDL 行為模型（ 3）VHDL 行 為仿真（ 4） VHDL-RTL 級(jí)建模（ 5）前端功能仿真（ 6）規(guī)律綜合（ 7）測試向量生成（ 8）功 第 1 頁,共 5 頁能仿真（ 9）結(jié)構(gòu)綜合（ 10）門級(jí)時(shí)序仿真（ 11）硬件測試（ 12）設(shè)計(jì)完成 可編程規(guī)律器件（ PLD） 產(chǎn)生于 20 世紀(jì) 70 歲月 .80 歲月以后快速進(jìn)展 .是大規(guī)模集成電路技 術(shù)進(jìn)展的產(chǎn)物,是一種半定制的集成電路,結(jié)合 EDA 技術(shù)可以快速,便利地構(gòu)建數(shù)字系統(tǒng)； 1.自問世以來, PLD 經(jīng)受了 PROM（ Programmable Read Onl

8、y Memory, 可編程只讀儲(chǔ)備器） , PLA（ Programmable Logic Array, 可編程規(guī)律陣列） , PAL（ Programmable Array Logic, 可編程陣 列規(guī)律）,GAL（ Generic Array Logic, 通用陣列規(guī)律） 到 FPGA,ispLS（I in system programmableLargeScale IC在 , 系統(tǒng)可編程大規(guī)模集成電路）等高密 PLD 的進(jìn)展過度 程； 2.可編程規(guī)律器件（ PLD）的分類 ： （1）按集成度 PLD分類：低集成度 PLD（PROM,PLA,PAL,GAL）,高集成度 PL（D CPLDF

9、PGA） ； （2）從結(jié)構(gòu)上分：乘積項(xiàng)結(jié)構(gòu)器件（大部分簡潔 PLD 和 CPLD）,查找表結(jié)構(gòu)器 FPGA （3）從編程工藝上分類 :熔絲 Fuse型器件 ,反熔絲型器件 ,EPROM 型 ,EEPROM 型 ,SRAM 件, 型；（ 4）從可編程特性上分類 : 一次可編程 ,重復(fù)可編程 . 型,Flash （ Programmable Read Olny Memory 可編程只讀儲(chǔ)備器） ：只能用于組合電路的可編 程,輸入變量的增加會(huì)引起儲(chǔ)備容量的增加；多輸入變量的組合電路函數(shù)是不適合用單個(gè) PROM 來編程表達(dá)的； ：與陣列和或陣列都可編程；把規(guī)律函數(shù)化成最簡的與或表達(dá)式,然后用可編程的與

10、 陣列構(gòu)成與項(xiàng), 用可編程對(duì)或陣列構(gòu)成與項(xiàng)的或運(yùn)算, 與項(xiàng),以提高陣列的利用率； 在有多個(gè)輸出時(shí), 要盡量利用公共的 5.PAL：包含與陣列,或陣列,但或陣列是固定的,只有與陣列可編程；一次可編程,修改不便利； ：具有電可擦除重復(fù)編程的特點(diǎn), （ Complex Programmable Logic Device 與陣列可編程, 或陣列固定增加了輸出規(guī)律宏單元； ） 的結(jié)構(gòu)：規(guī)律陣列塊 LAB,宏單元,擴(kuò)展乘 積項(xiàng)（共享擴(kuò)展項(xiàng)和并聯(lián)擴(kuò)展項(xiàng)） ,可編程連線陣列, I/O 把握塊； 結(jié)構(gòu)與工作原理 : 1 規(guī)律單元 LE 2 規(guī)律陣列塊 LAB3 快速通道 4 I/O 單元與專用 輸入端口； 10

11、.FPGA 和 CPLD 的區(qū)分 ：（1） CPLD是以乘積項(xiàng)的結(jié)構(gòu)方式構(gòu)成的規(guī)律器件（ 2） FPGA 是 以 查表法結(jié)構(gòu)方式構(gòu)成的規(guī)律器件； 1.變量和常量可以從軟件語言中找到對(duì)應(yīng)的類型,然而信號(hào)的表現(xiàn)較特殊,它具有更多的硬 件特點(diǎn),是 VHDL 中最有特色的語言要素之一； 2.常量 定義的一般表述： CONSTANT 常數(shù)名：數(shù)據(jù)類型 := 表達(dá)式 ；定義語句所答應(yīng)的設(shè) 計(jì)單元有實(shí)體,結(jié)構(gòu)體,程序包,塊,進(jìn)程和子程序；常數(shù)的可視性,即常數(shù)的使用范疇取 決于它被定義的位置； 3.變量 定義的一般表述： VARIABLE 變量4.信號(hào) 定義的一般表述： 名 SIGNAL 信號(hào)名： 信號(hào) SI

12、GNAL : 數(shù)據(jù)類型 := 初始值 ; 數(shù)據(jù)類型 := 初始值 ； 變量 VARIABLE 基本用法 用于作為電路中的信號(hào)連線 在整用于作為進(jìn)程中局部數(shù)據(jù)儲(chǔ)備單元 只個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適 用 能在所定義的進(jìn)程中使用,局部量, 適用范疇 在進(jìn)程的最終才對(duì)信號(hào)賦值 只能在進(jìn)程和子程序中使用； 馬上賦行為特性 值 作用 在進(jìn)程中作為臨時(shí)的數(shù)據(jù)儲(chǔ)備單元； 進(jìn)程的結(jié)構(gòu)：包含了一個(gè)代表著實(shí)體中部分規(guī)律行為的,獨(dú)立的次序描述語句； 5.進(jìn)程的組成： （ 1）進(jìn)程說明部分（包括數(shù)據(jù)類型,常數(shù),變量,屬性,子程序等） （ 2）順 序描述語句（分為賦值語句（信號(hào),變量） ,進(jìn)程啟動(dòng)語句,子程序調(diào)用語句,次

13、序描述語 句和進(jìn)程跳出語句等, ）（ 3）敏捷信號(hào)參數(shù)表 6.進(jìn)程的特點(diǎn) （要點(diǎn)）：（ 1）PROCESS為一無限循環(huán)語句； （ 2）PROCESS中的次序語句具有 明 第 2 頁,共 5 頁顯的次序 / 并行運(yùn)行雙重性； （ 3）進(jìn)程必需由敏捷信號(hào)的變化來啟動(dòng)； （ 4）進(jìn)程語句本身是 并行語句；（5）信號(hào)是多個(gè)進(jìn)程間的通信線； （ 6）一個(gè)進(jìn)程中只答應(yīng)描述對(duì)應(yīng)于一個(gè)時(shí)鐘信 號(hào)的同步時(shí)序規(guī)律 ； 1.（ 1） TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型 ; （ 2） TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 ; 2.狀態(tài)機(jī)的優(yōu)勢 ：（ 1）狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)次序方式

14、把握不靈敏的缺點(diǎn)； （ 2）狀態(tài) 機(jī)可以定義符號(hào)化枚舉類型的狀態(tài)； （ 3）狀態(tài)機(jī)簡潔構(gòu)成性能良好的同步時(shí)序規(guī)律模塊； （ 4） 狀態(tài)機(jī)的 VHDL 表述豐富多樣,程序?qū)哟畏置?易讀易懂； 態(tài)機(jī)更有其巨大的優(yōu)勢； （ 6）高牢靠性； （ 5）在高速運(yùn)算和把握方面,狀 3.狀態(tài)機(jī)的結(jié)構(gòu)： （ 1）說明部分（一般放在結(jié)構(gòu)體的 architecture和 begin之間）；（2）主控 時(shí)序進(jìn)程；（ 3）主控組合進(jìn)程；（4）幫忙進(jìn)程 （用于協(xié)作狀態(tài)機(jī)工作的組合進(jìn)程或時(shí)序進(jìn)程） ； 4.Moore 狀態(tài)機(jī)和 Mealy 狀態(tài)機(jī)的區(qū)分 ：信號(hào)輸出方式上分為這兩種；從輸出時(shí)序上看, Moore 屬于同步輸出

15、狀態(tài)機(jī), Mealy 屬于異步輸出狀態(tài)機(jī)； Mealy 型狀態(tài)機(jī)的輸出是當(dāng)前狀 態(tài)和所以輸入信號(hào)的函數(shù), 它的輸出是在輸入變化后馬上發(fā)生的, 不依靠時(shí)鐘的同步； Moore 型狀態(tài)機(jī)的輸出就僅為當(dāng)前狀態(tài)的函數(shù), 這類狀態(tài)機(jī)在輸入發(fā)生變化時(shí)仍必需等待時(shí)鐘的到 來,時(shí)鐘使?fàn)顟B(tài)發(fā)生變化時(shí)才導(dǎo)致輸出的變化,所以比 Mealy 機(jī)要多等待一個(gè)時(shí)鐘周期； 1.次序語句 的特點(diǎn)是每一條語句的執(zhí)行次序是與它們的書寫次序基本一樣的, 次序語句只能 顯現(xiàn)在進(jìn)程和子程序中, 子程序包括函數(shù)和過程； 包含 6 個(gè)基本的賦值語句, 流程把握語句, 等待語句,子程序調(diào)用語句,返回語句和空操作語句； 語句,語法格式如下：

16、LOOP 標(biāo)號(hào)： FOR 循環(huán)變 IN 循環(huán)次數(shù)范疇 LOOP 次序語句 END LOOP LOOP標(biāo) 量 3.（1） NEXT； -第一種語句格式（ 2） NEXT LOOP 標(biāo)號(hào)； -其次種語句格 號(hào) ； 式 （ 3） NEXT LOOP 標(biāo)號(hào) WHEN 條件表達(dá)式 ; -第三種語句格式 4. （ 1） WAIT； - 第一種語句格式 （ 2）WAIT ON 信號(hào)表； - 敏捷信號(hào)等待語句 （3）WAIT UNTIL 條件表達(dá)式； -條件等待語句（ 4）WAIT FOR 時(shí)間表達(dá)式； 超時(shí)等待語句 5.結(jié)構(gòu)體中的可綜合的 并行 語句主要有九種： （ 1）并行信號(hào)賦值語句； （ 2）進(jìn)程語句

17、； （3 ） 塊語句；（4）條件信號(hào)賦值語句； （ 5）元件例化語句,其中包括類屬配置語句； （ 6）生成語 句；（ 7）并行過程調(diào)用語句； （8）參數(shù)傳遞映射語句； （ 9）端口說明語句； 6.選擇信號(hào)賦值語句： WITH 選擇表達(dá)式 SELECT 賦值目標(biāo)信號(hào) =表達(dá)式 WHEN 選擇值 , 表達(dá)式 WHEN 選擇值 , 表達(dá)式 WHEN 選擇值； 7.次序 語句包括： if- then- else 語句, case 語句, loop 語句,變量說明,變量賦值, next 語 句, exit 語句, wait 語句, return 語句, null 語句； 8.并行 語句包括：進(jìn)程語句,

18、When else 語句, With select 語句,信號(hào)說明,塊語句； 9.下 列語句在并行部分和次序部分都是合法的 調(diào)用, Assert 語句, After 推遲,信號(hào)屬性； ：信號(hào)賦值,類型和常數(shù)的說明,函數(shù)和過程 1.函數(shù)的語言表達(dá)格式如下： FUNCTION 函數(shù)名（參數(shù)表） RETURN 數(shù)據(jù)類型 -函數(shù)首 FUNCTION 函數(shù)名（參數(shù)表） RETURN 數(shù)據(jù)類型 IS - 函數(shù)體 說明部分 BEGIN 次序語句 ; END FUNCTION 函數(shù)名 ; 2.什么是 重載函數(shù) .重載算符有何用處 .如何調(diào)用重載算符函數(shù) .答：（ 1）同樣名稱的函數(shù)可以用不同的數(shù)據(jù)類型作為此函

19、數(shù)的參數(shù)定義多次, 以此定義的函 數(shù)稱為重載函數(shù)； （ 2）用于兩個(gè)不同類型的操作數(shù)據(jù)自動(dòng)轉(zhuǎn)換成同種數(shù)據(jù)類型, 并進(jìn)行運(yùn)算 處理；（ 3）接受隱式方式調(diào)用,無需事先聲明； 3.決斷函數(shù) ：主要用于解決信號(hào)被多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)時(shí),驅(qū)動(dòng)信號(hào)間的競爭問題；不行綜合, 第 3 頁,共 5 頁不能用電路表達(dá)出來； 4.過程的語句格式是： PROCEDURE 過程名 參數(shù)表 （ - 過程首） PROCEDURE 過程名 參數(shù)表 說明部分 BIGIN （ - 過程體） 次序語句 ; IS END PROCEDURE 過程5.重載過程 ：兩個(gè)或兩個(gè)以上有相同的過程名和互不相同的參數(shù)數(shù)量及數(shù)據(jù)類型的過程稱為 名 ;

20、 重載過程,或稱復(fù)用過程；靠參數(shù)類型來辨別調(diào)用哪個(gè)過程； 6.函數(shù)和過程的區(qū)分 ： 共同點(diǎn)：（1 ）都是子程序（ 2）都可在程序包和結(jié)構(gòu)體,進(jìn)程中定義（ 3）都有兩部分組成, 函數(shù)由函數(shù)首和函數(shù)體組成,過程由過程首和過程體組成, （4）都使用次序描述語句； 不同點(diǎn)：（ 1）函數(shù)端口表是用來說明輸入值的, 而過程的端口表可以定義參數(shù)不同的工作模 （2）函數(shù)的參量是信號(hào)或常數(shù),而過程的參量仍可以是變量 （3）函數(shù)的定義中說明返回值 的數(shù)據(jù)類型,而過程中就不需要對(duì)返回值數(shù)據(jù)類型進(jìn)行說明； 7.庫的種類 ：（ 1 ） IEEE 庫（顯示表達(dá)） ：主要包括 STD_LOGIC_1164, NUMERIC

21、_BIT 和 NUMERIC_STD 等程序包； STD_LOGIC_ARIT,H STD_LOGIC_SIGNED和 STD_LOGIC_UNSIGNED 程序包；（2 ）STD 庫（不須顯示表達(dá)） ： STANDARD 和 TEXTIO 程序包；（ 3） WORK 庫（無須 顯示表達(dá),總是可見） ： WORK 庫是用戶的 VHDL 設(shè)計(jì)的現(xiàn)行工作庫,用于存放用戶設(shè)計(jì)和 定義的一些設(shè)計(jì)單元和程序包；因此自動(dòng)中意 VHDL 語言標(biāo)準(zhǔn),在實(shí)際調(diào)用中,不必以顯式 預(yù)先說明；（ 4）VITAL 庫 ：除了以上提到的庫外, 設(shè)計(jì)上的便利, 都有自己的擴(kuò)展庫和相應(yīng)的程序包, EDA 工具開發(fā)商為了便FP

22、GA/CPLD 開于 如 DATAIO公司的 GENERICS庫,發(fā) DATAIO 庫等,以及上面提到的 Synopsys 公司的一些庫； 8.程序包中至少應(yīng)包含以下結(jié)構(gòu)中的一種：常數(shù)說明, 程序； 9.定義程序包的一般語句結(jié)構(gòu)如下： VHDL 數(shù)據(jù)類型說明,元件定義,子 PACKAGE 程序包名 IS - 程序包首程序包首說明部分 END 程序包名 ; PACKAGE BODY 程序包名 IS - 程序包體 程序包體說明部分以及包體內(nèi) END 程序包名 ; 10. 常 用 的 預(yù) 定 義 的 程 序 包 ： STD_LOGIC_1164 程 序 包 , STD_LOGIC_ARITH 程 序 包 , STD_LOGIC_UNSIGNED和 STD_LOGIC_SIGNED程序包, STANDARD和 TEXTIO程序包； 11.整數(shù) ：整數(shù)都是十進(jìn)制的數(shù)；實(shí)數(shù)：實(shí)數(shù)也都是十進(jìn)制的數(shù),但必需帶有小數(shù)點(diǎn)；以數(shù) 制基數(shù)表示的文字：用這種方式表示的數(shù)由五個(gè)部分組成； （幾進(jìn)制