IC筆試面試基礎(chǔ)題目集合電子版本

1、Good is good, but better carries it.精益求精，善益求善。IC筆試面試基礎(chǔ)題目集合-模擬電路1、基爾霍夫定律的內(nèi)容是什么？基爾霍夫定律（KirchhoffLaw）基爾霍夫電流定律（KCL）：對(duì)任一集總參數(shù)電路中的任一節(jié)點(diǎn)，在任一瞬間，流出該節(jié)點(diǎn)的所有電流的代數(shù)和恒為零。基爾霍夫電壓定律（KVL）：對(duì)任一集總參數(shù)電路中的任一回路，在任一瞬間，沿此回路的各段電壓的代數(shù)和恒為零。2、平板電容公式C=S/4kd3、三極管曲線(xiàn)特性：三極管外部各極電壓和電流的關(guān)系曲線(xiàn)，稱(chēng)為三極管的特性曲線(xiàn)，又稱(chēng)伏安特性曲線(xiàn)。它不僅能反映三極管的質(zhì)量與特性，還能用來(lái)定量地估算出三極管的某些

2、參數(shù)，是分析和設(shè)計(jì)三極管電路的重要依據(jù)。對(duì)于三極管的不同連接方式，有著不同的特性曲線(xiàn)。應(yīng)用最廣泛的是共發(fā)射極電路，其基本測(cè)試電路如圖Z0118所示，共發(fā)射極特性曲線(xiàn)可以用描點(diǎn)法繪出，也可以由晶體管特性圖示儀直接顯示出來(lái)。一、輸入特性曲線(xiàn):在三極管共射極連接的情況下，當(dāng)集電極與發(fā)射極之間的電壓UBE維持不同的定值時(shí)，UBE和IB之間的一簇關(guān)系曲線(xiàn)，稱(chēng)為共射極輸入特性曲線(xiàn)，如圖Z0119所示。輸入特性曲線(xiàn)的數(shù)學(xué)表達(dá)式為：IBf（UBE）|UBE=常數(shù)GS0120GS0121由圖Z0119可以看出這簇曲線(xiàn)，有下面幾個(gè)特點(diǎn)：（1）UBE=0的一條曲線(xiàn)與二極管的正向特性相似。這是因?yàn)閁CE=0時(shí)，集電極

3、與發(fā)射極短路，相當(dāng)于兩個(gè)二極管并聯(lián)，這樣IB與UCE的關(guān)系就成了兩個(gè)并聯(lián)二極管的伏安特性。（2）UCE由零開(kāi)始逐漸增大時(shí)輸入特性曲線(xiàn)右移，而且當(dāng)UCE的數(shù)值增至較大時(shí)（如UCE1V），各曲線(xiàn)幾乎重合。這是因?yàn)閁CE由零逐漸增大時(shí)，使集電結(jié)寬度逐漸增大，基區(qū)寬度相應(yīng)地減小，使存貯于基區(qū)的注入載流子的數(shù)量減小，復(fù)合減小，因而IB減小。如保持IB為定值，就必須加大UBE，故使曲線(xiàn)右移。當(dāng)UCE較大時(shí)（如UCE1V），集電結(jié)所加反向電壓，已足能把注入基區(qū)的非平衡載流子絕大部分都拉向集電極去，以致UCE再增加，IB也不再明顯地減小，這樣，就形成了各曲線(xiàn)幾乎重合的現(xiàn)象。（3）和二極管一樣，三極管也有一個(gè)門(mén)

4、限電壓V，通常硅管約為0.50.6V，鍺管約為0.10.2V。二、輸出特性曲線(xiàn)輸出特性曲線(xiàn)如圖Z0120所示。測(cè)試電路如圖Z0117。輸出特性曲線(xiàn)的數(shù)學(xué)表達(dá)式為：由圖還可以看出，輸出特性曲線(xiàn)可分為三個(gè)區(qū)域：（1）截止區(qū)：指IB=0的那條特性曲線(xiàn)以下的區(qū)域。在此區(qū)域里，三極管的發(fā)射結(jié)和集電結(jié)都處于反向偏置狀態(tài)，三極管失去了放大作用，集電極只有微小的穿透電流IcEO。（2）飽和區(qū)：指綠色區(qū)域。在此區(qū)域內(nèi)，對(duì)應(yīng)不同IB值的輸出特性曲線(xiàn)簇幾乎重合在一起。也就是說(shuō)，UCE較小時(shí)，Ic雖然增加，但I(xiàn)c增加不大，即IB失去了對(duì)Ic的控制能力。這種情況，稱(chēng)為三極管的飽和。飽和時(shí)，三極管的發(fā)射給和集電結(jié)都處于正

5、向偏置狀態(tài)。三極管集電極與發(fā)射極間的電壓稱(chēng)為集一射飽和壓降，用UCES表示。UCES很小，通常中小功率硅管UCES0.5V；三極管基極與發(fā)射極之間的電壓稱(chēng)為基一射飽和壓降，以UCES表示，硅管的UCES在08V左右。OA線(xiàn)稱(chēng)為臨界飽和線(xiàn)（綠色區(qū)域右邊緣線(xiàn)），在此曲線(xiàn)上的每一點(diǎn)應(yīng)有|UCE|=|UBE|。它是各特性曲線(xiàn)急劇拐彎點(diǎn)的連線(xiàn)。在臨界飽和狀態(tài)下的三極管，其集電極電流稱(chēng)為臨界集電極電流，以Ics表示；其基極電流稱(chēng)為臨界基極電流，以IBS表示。這時(shí)Ics與IBS的關(guān)系仍然成立。（3）放大區(qū)：在截止區(qū)以上，介于飽和區(qū)與擊穿區(qū)之間的區(qū)域?yàn)榉糯髤^(qū)。在此區(qū)域內(nèi)，特性曲線(xiàn)近似于一簇平行等距的水平線(xiàn)，I

6、c的變化量與IB的變量基本保持線(xiàn)性關(guān)系，即Ic=IB，且IcIB，就是說(shuō)在此區(qū)域內(nèi)，三極管具有電流放大作用。此外集電極電壓對(duì)集電極電流的控制作用也很弱，當(dāng)UCE1V后，即使再增加UCE，Ic幾乎不再增加，此時(shí)，若IB不變，則三極管可以看成是一個(gè)恒流源。在放大區(qū)，三極管的發(fā)射結(jié)處于正向偏置，集電結(jié)處于反向偏置狀態(tài)。4、描述反饋電路的概念，列舉他們的應(yīng)用。反饋：是將放大器輸出信號(hào)(電壓或電流)的一部分或全部,回授到放大器輸入端與輸入信號(hào)進(jìn)行比較(相加或相減),并用比較所得的有效輸入信號(hào)去控制輸出,這就是放大器的反饋過(guò)程.凡是回授到放大器輸入端的反饋信號(hào)起加強(qiáng)輸入原輸入信號(hào)的,使輸入信號(hào)增加的稱(chēng)正反

7、饋.反之則反.按其電路結(jié)構(gòu)又分為:電流反饋電路和電壓反饋電路.正反饋電路多應(yīng)用在電子振蕩電路上,而負(fù)反饋電路則多應(yīng)用在各種高低頻放大電路上.因應(yīng)用較廣,所以我們?cè)谶@里就負(fù)反饋電路加以論述.反饋的類(lèi)型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線(xiàn)性和非線(xiàn)性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。5、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法？補(bǔ)償后的波特圖。頻率補(bǔ)償是采用一定的手段改變集成運(yùn)放的頻率

8、響應(yīng)，產(chǎn)生相位和頻率差的消除。使反饋系統(tǒng)穩(wěn)定的主要方法就是頻率補(bǔ)償.常用的辦法是在基本電路或反饋網(wǎng)絡(luò)中添加一些元件來(lái)改變反饋放大電路的開(kāi)環(huán)頻率特性(主要是把高頻時(shí)最小極點(diǎn)頻率與其相近的極點(diǎn)頻率的間距拉大),破壞自激振蕩條件,經(jīng)保證閉環(huán)穩(wěn)定工作,并滿(mǎn)足要求的穩(wěn)定裕度,實(shí)際工作中常采用的方法是在基本放大器中接入由電容或RC元件組成的補(bǔ)償電路,來(lái)消去自激振蕩.差分放大電路，對(duì)共模信號(hào)有很強(qiáng)的抑制作用。在參數(shù)完全對(duì)稱(chēng)的情況下，共模輸出為零。差分放大電路，又叫差動(dòng)放大電路，就是當(dāng)兩個(gè)輸入U(xiǎn)i1和Ui2之間有差別（即變化）輸出電壓才有變化。也就是說(shuō)在靜態(tài)時(shí)，uo=0。（長(zhǎng)尾式的差分放大電路）雖然差分放大電

9、路用了兩只晶體管，但確相當(dāng)于單管放大。它是以犧牲一支晶體管為代價(jià)，來(lái)?yè)Q取低溫漂。6、怎樣的頻率響應(yīng)算是穩(wěn)定的，如何改變頻響曲線(xiàn)。答：右半平面無(wú)極點(diǎn)，虛軸無(wú)二階以上極點(diǎn)。7、基本放大電路種類(lèi)，優(yōu)缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。基本放大電路種類(lèi)：電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器共射放大電路具有較高的放大倍數(shù)；輸入和輸出信號(hào)相位相反；輸入電阻不高；輸出電阻取決于Rc的數(shù)值。若要減小輸出電阻，需要減小Rc的阻值，這將影響電路的放大倍數(shù)。共集電極電路電壓放大倍數(shù)小于1；輸入和輸出信號(hào)同相；輸入電阻較高，信號(hào)源內(nèi)阻不很低時(shí)仍可獲取較大輸入信號(hào)；輸出電阻較小，所以帶負(fù)載能力較強(qiáng)。因此，它多

10、用于輸入級(jí)或輸出級(jí)。對(duì)由于襯底耦合產(chǎn)生的輸入共模噪聲有著抑制作用8、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。9、畫(huà)差放的兩個(gè)輸入管。10、畫(huà)出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫(huà)出一個(gè)晶體管級(jí)的運(yùn)放電路。11、用運(yùn)算放大器組成一個(gè)10倍的放大器。12、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn)的rise/fall時(shí)間。13、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路14、給出一個(gè)差分運(yùn)放，如何相位補(bǔ)償，并畫(huà)補(bǔ)為高通濾波器，何為低通濾波

11、器。當(dāng)RC=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用CMOS可直接驅(qū)動(dòng)TTL;加上拉后,TTL可驅(qū)動(dòng)CMOS.11、如何解決亞穩(wěn)態(tài)。亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。有如下幾種方法：1降低系統(tǒng)時(shí)鐘2用反應(yīng)更快的FF3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播4改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)關(guān)鍵是器

12、件使用比較好的工藝和時(shí)鐘周期的裕量要大。12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿(mǎn)足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。13、Moore與Mealy狀態(tài)機(jī)的特征。moore狀態(tài)機(jī)其次態(tài)有現(xiàn)態(tài)和輸入共同決定是他們的函數(shù)，其輸出和輸入沒(méi)有關(guān)系，有現(xiàn)態(tài)唯一決定，也就是說(shuō)一個(gè)現(xiàn)態(tài)有一個(gè)唯一的輸出。mealy狀態(tài)機(jī)的次態(tài)和moore狀態(tài)機(jī)一樣有現(xiàn)態(tài)和輸入共同決定，但是他的輸出不但與現(xiàn)在有關(guān)還和輸入有關(guān)，輸出有現(xiàn)在和輸入共同決定，是他們的函數(shù)。也就是說(shuō)一個(gè)現(xiàn)態(tài)根據(jù)

13、不同的輸入會(huì)有不會(huì)的輸出。14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響，其中對(duì)于單個(gè)控制信號(hào)可以用兩級(jí)同步器，如電平、邊沿檢測(cè)和脈沖，對(duì)多位信號(hào)可以用FIFO,雙口RAM，握手信號(hào)等?？鐣r(shí)域的信號(hào)要經(jīng)過(guò)同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號(hào)，要送到時(shí)鐘域2，那么在這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級(jí)d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào)，可能不滿(mǎn)足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩(wěn)態(tài)，

14、因?yàn)樗鼈冎g沒(méi)有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來(lái)的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號(hào)。比如控制信號(hào)，或地址。當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，象異步FIFO的設(shè)計(jì)中，比較讀寫(xiě)地址的大小時(shí)，就是用這種方法。如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來(lái)解決問(wèn)題。15、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。DelayT+T2max,T3holdT1min+T2min17、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck-

15、q,還有clock的delay,寫(xiě)出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿(mǎn)足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地

16、被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門(mén)級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題；19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing。關(guān)鍵：將第二級(jí)信號(hào)放到最后輸出一級(jí)輸出，同時(shí)注意修改片選信號(hào)，保證其優(yōu)先級(jí)未被修改。20、給出一個(gè)門(mén)級(jí)的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴(lài)于關(guān)鍵路徑。21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。22、卡諾圖寫(xiě)出邏輯表達(dá)式。23、化簡(jiǎn)F(A,B,C,D)=m(1

17、,3,4,5,10,11,12,13,14,15)的和?？ㄖZ圖化簡(jiǎn)：一般是四輸入，記住00011110順序，013245761213151489111024、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?25、TodesignaCMOSinvertorwithbalanceri

18、seandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？和載流子有關(guān)，P管是空穴導(dǎo)電，N管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場(chǎng)下，N管的電流大于P管，因此要增大P管的寬長(zhǎng)比，使之對(duì)稱(chēng)，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等。unCoxW/L?27、用mos管搭出一個(gè)二輸入與非門(mén)。28、pleasedrawthetransistorlevelschematicofacmos2inputANDgate

19、andexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。29、畫(huà)出NOT,NAND,NOR的符號(hào)，真值表，還有transistorlevel的電路。30、畫(huà)出CMOS的圖，畫(huà)出tow-to-onemuxgate。31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。inputa,b;outputc;assignc=a?(b):(b);32、畫(huà)出Y=A*B+C的cmos電路圖。33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。34、畫(huà)出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。以上均為畫(huà)COMS電路圖，

20、實(shí)現(xiàn)一給定的邏輯表達(dá)式，。35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz。x,y作為4選1的數(shù)據(jù)選擇輸入，四個(gè)數(shù)據(jù)輸入端分別是z或者z的反相，0，136、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門(mén)實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）。（實(shí)際上就是化化成最小項(xiàng)之和的形式后根據(jù)(A*B)*(（C*D）)=AB+CD37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫(huà)出各點(diǎn)波形。思路：得出邏輯表達(dá)式，然后根據(jù)輸入計(jì)算輸出38、為了實(shí)現(xiàn)邏輯（AXORB）OR（CANDD），請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么？1）INV2）AND3）OR4）NAND5）N

21、OR6）XOR答案：NAND39、用與非門(mén)等設(shè)計(jì)全加法器。40、給出兩個(gè)門(mén)電路讓你分析異同。41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為D觸發(fā)器，RS觸發(fā)器，JK觸發(fā)器。其中D觸發(fā)器有3道題目，RS一道，是畫(huà)時(shí)序圖的。JK觸發(fā)器的題目就有點(diǎn)小郁悶了。一道是分頻題，4個(gè)JK觸發(fā)器串在一起，JK都是等于1，輸入CLK=256KHZ，求輸出是多少HZ？還有一道是2個(gè)JK觸發(fā)器串在一起，問(wèn)當(dāng)Q0Q1等于多少的時(shí)候，經(jīng)過(guò)一個(gè)周期,Q0Q1變?yōu)?0？設(shè)計(jì)題2道：一道是三人表決器，通過(guò)是0，贊成是0，少數(shù)服從多數(shù)。用邏輯門(mén)實(shí)現(xiàn)，沒(méi)有非門(mén)。第二道是用D觸發(fā)器實(shí)現(xiàn)一個(gè)3位加法器，也沒(méi)有非門(mén)42、A,B,C,

22、D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多，那么F輸出為1，否則F為0），用與非門(mén)實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制。43、用波形表示D觸發(fā)器的功能。44、用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器。45、用邏輯們畫(huà)出D觸發(fā)器。46、畫(huà)出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。47、畫(huà)出一種CMOS的D鎖存器的電路圖和版圖。48、D觸發(fā)器和D鎖存器的區(qū)別。49、簡(jiǎn)述latch和filp-flop的異同。50、LATCH和DFF的概念和區(qū)別。鎖存器：一位D觸發(fā)器只能傳送或存儲(chǔ)一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲(chǔ)多位數(shù)據(jù)。為此可把多個(gè)D觸發(fā)器的時(shí)鐘輸入端口CP連接起來(lái)

23、，用一個(gè)公共的控制信號(hào)來(lái)控制，而各個(gè)數(shù)據(jù)端口仍然是各處獨(dú)立地接收數(shù)據(jù)。這樣所構(gòu)成的能一次傳送或存儲(chǔ)多位數(shù)據(jù)的電路就稱(chēng)為“鎖存器”。鎖存器是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值，即當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。觸發(fā)器是邊沿敏感的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作有某一信號(hào)的上升或者下降沿進(jìn)行同步的。觸發(fā)器是在時(shí)鐘的沿進(jìn)行數(shù)據(jù)的鎖存的，而鎖存器是用電平使能來(lái)鎖存數(shù)據(jù)的。所以觸發(fā)器的Q輸出端在每一個(gè)時(shí)鐘沿都會(huì)被更新，而鎖存器只能在使能電平有效器件才會(huì)被更新。寄存器：在實(shí)際的數(shù)字系統(tǒng)中，通常把能夠用來(lái)存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱(chēng)為寄存器。由于

24、觸發(fā)器內(nèi)有記憶功能，因此利用觸發(fā)器可以方便地構(gòu)成寄存器。由于一個(gè)觸發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼，所以把n個(gè)觸發(fā)器的時(shí)鐘端口連接起來(lái)就能構(gòu)成一個(gè)存儲(chǔ)n位二進(jìn)制碼的寄存器。區(qū)別：從寄存數(shù)據(jù)的角度來(lái)年，寄存器和鎖存器的功能是相同的；它們的區(qū)別在于寄存器是同步時(shí)鐘控制，而鎖存器是電位信號(hào)控制?？梢?jiàn)，寄存器和鎖存器具有不同的應(yīng)用場(chǎng)合，取決于控制方式以及控制信號(hào)和數(shù)據(jù)之間的時(shí)間關(guān)系：若數(shù)據(jù)有效一定滯后于控制信號(hào)有效，則只能使用鎖；數(shù)據(jù)提前于控制信號(hào)而到達(dá)并且要求同步操作，則可用寄存器來(lái)存放數(shù)據(jù)。51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。latc

25、h是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。觸發(fā)器：能夠存儲(chǔ)一位信號(hào)的基本單元電路稱(chēng)為“觸發(fā)器”52、用D觸發(fā)器做個(gè)二分頻的電路.又問(wèn)什么是狀態(tài)圖。53、請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？54、怎樣用D觸發(fā)器、與或非門(mén)組成二分頻電路？直接D觸發(fā)器Q反相輸出接到數(shù)據(jù)輸入55、Howmanyflip-flopcircuitsareneededtodivideby16?16分頻？456、用filp-flop和logic-gate設(shè)計(jì)

26、一個(gè)1位加法器，輸入carryin和current-stage，輸出carryout和next-stage.（未知）57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。modulecount4(clk,reset,co);inputclk,reset;outputco;reg1:0count;always(posedgeclkornegedgereset)if(reset)count=0;elseif(count=3)count=0;elsecount=count+1;assignco=(count=3);endmodule58、實(shí)現(xiàn)N位JohnsonCounter,N=5。59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)

27、置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？60、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。61、BLOCKINGNONBLOCKING賦值的區(qū)別。非阻塞賦值：塊內(nèi)的賦值語(yǔ)句同時(shí)賦值，一般用在時(shí)序電路描述中阻塞賦值：完成該賦值語(yǔ)句后才能做下一句的操作，一般用在組合邏輯描述中62、寫(xiě)異步D觸發(fā)器的verilogmodule。moduledff8(clk,res0824et,d,q);inputclk;inputres0824et;input7:0d;output7:0q;reg7:0q;always(posedgeclkorposedgeres0824et)if(reset)q=0

28、;elseq=d;endmodule63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？moduledivide2(clk,clk_o,res0824et);inputclk,res0824et;outputclk_o;wirein;regout;always(posedgeclkorposedgeres0824et)if(res0824et)out=0;elseout=in;assignin=out;assignclk_o=out;endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：a)你所知道的可編程邏輯器件有哪些？b)試用VHDL或VERILOG、ABLE描述8位D觸發(fā)

29、器邏輯。PAL，PLD，CPLD，F(xiàn)PGA。moduledff8(clk,res0824et,d,q);inputclk;inputres0824et;inputd;outputq;regq;always(posedgeclkorposedgeres0824et)if(res0824et)q=0;elseq=d;endmodule65、請(qǐng)用HDL描述四位的全加法器、5分頻電路。libraryIEEE;useIEEE.std_logic_1164.all;entityadderisport(a:instd_logic;b:instd_logic;cin:instd_logic;sum:outst

30、d_logic;cout:outstd_logic);endadder;beginsum=(axorb)xorcin;cout=1010)thentemp=0000;elsetemp=temp+1;endif;endif;endprocess;c=temp;endt;67、用VERILOG或VHDL寫(xiě)一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)（不過(guò)這個(gè)狀態(tài)機(jī)畫(huà)的實(shí)在比較差，很容易誤解的）。69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。70、畫(huà)狀態(tài)機(jī)，接受1，2，5分錢(qián)的賣(mài)報(bào)機(jī)，每份報(bào)紙5分錢(qián)。71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣(mài)soda水的，只能投進(jìn)三種硬幣，要正確的找回錢(qián)數(shù)

31、。（1）畫(huà)出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求。72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣(mài)機(jī)，飲料10分錢(qián)，硬幣有5分和10分兩種，并考慮找零：（1）畫(huà)出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求；（3）設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程。73、畫(huà)出可以檢測(cè)10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之。74、用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊。a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。例如a：0001100110110100100110b：0000000000100100000000請(qǐng)畫(huà)出sta

32、temachine；請(qǐng)用RTL描述其statemachine。75、用verilog/vddl檢測(cè)stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫(xiě)）。76、用verilog/vhdl寫(xiě)一個(gè)fifo控制器(包括空，滿(mǎn)，半滿(mǎn)信號(hào))。libraryIEEE;useIEEE.Std_logic_1164.all;entityFIFOMXNisgeneric(m,n:Positive:=8);-misfifodepth,nisfifowidthport(RESET,WRREQ,RDREQ,CLOCK:inStd_logic;DATAIN:inStd_logic_vector(n-1)downto0);DAT

33、AOUT:outStd_logic_vector(n-1)downto0);FULL,EMPTY:inoutStd_logic);endFIFOMXN;architectureV2ofFIFOMXNistypeFifo_arrayisarray(0to(m-1)ofBit_vector(n-1)downto0);signalFifo_memory:Fifo_array;signalWraddr,Rdaddr,Offset:Naturalrange0to(m-1);signalRdpulse,Wrpulse,Q1,Q2,Q3,Q4:Std_logic;signalDatabuffer:Bit_v

34、ector(n-1)downto0);begin-pulsesynchronisersforWRREQandRDREQ-modifiedforSynplifytoaprocesssync_ffs:processbeginwaituntilrising_edge(CLOCK);Q1=WRREQ;Q2=Q1;Q3=RDREQ;Q4=Q3;endprocess;-concurrentlogictogeneratepulsesWrpulse=Q2andnot(Q1);Rdpulse=Q4andnot(Q3);Fifo_read:processbeginwaituntilrising_edge(CLOC

35、K);ifRESET=1thenRdaddr=0;Databuffer0);elsif(Rdpulse=1andEMPTY=0)thenDatabuffer=Fifo_memory(Rdaddr);Rdaddr=(Rdaddr+1)modm;endif;endprocess;Fifo_write:processbeginwaituntilrising_edge(CLOCK);ifRESET=1thenWraddr=0;elsif(Wrpulse=1andFULL=0)thenFifo_memory(Wraddr)=To_Bitvector(DATAIN);Wraddr=(Wraddr+1)mo

36、dm;endif;endprocess;OffsetRdaddr)else(m-(Rdaddr-Wraddr)when(RdaddrWraddr)else0;EMPTY=1when(Offset=0)else0;FULL=1when(Offset=(m-1)else0;DATAOUTZ);endV2;77、現(xiàn)有一用戶(hù)需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進(jìn)制整數(shù)輸入信號(hào)。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假設(shè)公司接到該項(xiàng)目后，交由你來(lái)負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。78、sram，falshmemory，及dram的區(qū)別？s

37、ram：靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)丟失，不像DRAM需要不停的REFRESH，制造成本較高，通常用來(lái)作為快取(CACHE)記憶體使用flash：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)丟失dram：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必須不斷的重新的加強(qiáng)(REFRESHED)電位差量，否則電位差將降低至無(wú)法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。價(jià)格比sram便宜，但訪(fǎng)問(wèn)速度較慢，耗電量較大，常用作計(jì)算機(jī)的內(nèi)存使用。79、給出單管DRAM的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205頁(yè)圖914b)，問(wèn)你有什么辦法提高refreshtime，總共有5個(gè)問(wèn)題，記不起來(lái)了。（降低溫

38、度，增大電容存儲(chǔ)容量）（Infineon筆試）81、名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ:InterruptReQuestBIOS:BasicInputOutputSystemUSB:UniversalSerialBusVHDL:VHICHardwareDescriptionLanguageSDR:SingleDataRate壓控振蕩器的英文縮寫(xiě)(VCO)。動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(xiě)(DRAM)。名詞解釋?zhuān)瑹o(wú)聊的外文縮寫(xiě)罷了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSIVCO(

39、壓控振蕩器)RAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IRIIRDFT(離散傅立葉變換)或者是中文的，比如：a.量化誤差b.直方圖c.白平衡PCI：PeripheralComponentInterconnect（PCI），DDR：DoubleDataRateECC：ErrorCheckingandCorrecting集成電路1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。數(shù)字集成電路：是將元器件和連線(xiàn)集成于同一半導(dǎo)體芯片上而制成的數(shù)字邏輯電路或系統(tǒng)。模擬信號(hào)：是指

40、幅度隨時(shí)間連續(xù)變化的信號(hào)。例如，人對(duì)著話(huà)筒講話(huà)，話(huà)筒輸出的音頻電信號(hào)就是模擬信號(hào)，收音機(jī)、收錄機(jī)、音響設(shè)備及電視機(jī)中接收、放大的音頻信號(hào)、電視信號(hào)，也是模擬信號(hào)。數(shù)字信號(hào)：是指在時(shí)間上和幅度上離散取值的信號(hào)，例如，電報(bào)電碼信號(hào)，按一下電鍵，產(chǎn)生一個(gè)電信號(hào)，而產(chǎn)生的電信號(hào)是不連續(xù)的。這種不連續(xù)的電信號(hào)，一般叫做電脈沖或脈沖信號(hào)，計(jì)算機(jī)中運(yùn)行的信號(hào)是脈沖信號(hào)，但這些脈沖信號(hào)均代表著確切的數(shù)字，因而又叫做數(shù)字信號(hào)。在電子技術(shù)中，通常又把模擬信號(hào)以外的非連續(xù)變化的信號(hào)，統(tǒng)稱(chēng)為數(shù)字信號(hào)。MCU(MicroControllerUnit)：又稱(chēng)單片微型計(jì)算機(jī)(SingleChipMicrocomputer)

41、，簡(jiǎn)稱(chēng)單片機(jī)，是指隨著大規(guī)模集成電路的出現(xiàn)及其發(fā)展，將計(jì)算機(jī)的CPU、RAM、ROM、定時(shí)數(shù)器和多種I/O接口集成在一片芯片上，形成芯片級(jí)的計(jì)算機(jī)。MCU的分類(lèi)：MCU按其存儲(chǔ)器類(lèi)型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASHROM等類(lèi)型。MASKROM的MCU價(jià)格便宜，但程序在出廠時(shí)已經(jīng)固化，適合程序固定不變的應(yīng)用場(chǎng)合；FALSHROM的MCU程序可以反復(fù)擦寫(xiě)，靈活性很強(qiáng)，但價(jià)格較高，適合對(duì)價(jià)格不敏感的應(yīng)用場(chǎng)合或做開(kāi)發(fā)用途；OTPROM的MCU價(jià)格介于前兩者之間，同時(shí)又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應(yīng)用場(chǎng)合，尤其是功能不斷翻新、需要迅速量

42、產(chǎn)的電子產(chǎn)品。RISC（ReducedInstructionSetComputing）：中文翻譯為精簡(jiǎn)執(zhí)令運(yùn)算集，好處是CPU核心很容易就能提升效能且消耗功率低，但程式撰寫(xiě)較為復(fù)雜；常見(jiàn)的RISC處理器如Mac的PowerPC系列。CISC（ComplexInstructionSetComputing）：中文翻譯為復(fù)雜指令運(yùn)算集,它只是CPU分類(lèi)的一種,好處是CPU所提供能用的指令較多、程式撰寫(xiě)容易,常見(jiàn)80X86相容的CPU即是此類(lèi)。DSP：有兩個(gè)意思，既可以指數(shù)字信號(hào)處理這門(mén)理論，此時(shí)它是DigitalSignalProcessing的縮寫(xiě)；也可以是DigitalSignalProcess

43、or的縮寫(xiě)，表示數(shù)字信號(hào)處理器，有時(shí)也縮寫(xiě)為DSPs，以示與理論的區(qū)別。FPGA（FieldProgrammableGateArray）：即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。2、FPGA和ASIC的概念，他們的區(qū)別。FPGA：是可編程ASIC。ASIC:專(zhuān)用集成電路，它是面向?qū)ｉT(mén)用途的電路，專(zhuān)門(mén)為一個(gè)用戶(hù)設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶(hù)的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門(mén)陣列等其它A

44、SIC(ApplicationSpecificIC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線(xiàn)檢驗(yàn)等優(yōu)點(diǎn)3、什么叫做OTP片(OTP（一次性可編程）)、掩膜片，兩者的區(qū)別何在？OTP與掩膜OTP是一次性寫(xiě)入的單片機(jī)。過(guò)去認(rèn)為一個(gè)單片機(jī)產(chǎn)品的成熟是以投產(chǎn)掩膜型單片機(jī)為標(biāo)志的。由于掩膜需要一定的生產(chǎn)周期，而OTP型單片機(jī)價(jià)格不斷下降，使得近年來(lái)直接使用OTP完成最終產(chǎn)品制造更為流行。它較之掩膜具有生產(chǎn)周期短、風(fēng)險(xiǎn)小的特點(diǎn)。近年來(lái)，OTP型單片機(jī)需量大幅度上揚(yáng)，為適應(yīng)這種需求許多單片機(jī)都采用了在片編程技術(shù)(InSystemProgrammi

45、ng)。未編程的OTP芯片可采用裸片Bonding技術(shù)或表面貼技術(shù)，先焊在印刷板上，然后通過(guò)單片機(jī)上引出的編程線(xiàn)、串行數(shù)據(jù)、時(shí)鐘線(xiàn)等對(duì)單片機(jī)編程。解決了批量寫(xiě)OTP芯片時(shí)容易出現(xiàn)的芯片與寫(xiě)入器接觸不好的問(wèn)題。使OTP的裸片得以廣泛使用，降低了產(chǎn)品的成本。編程線(xiàn)與I/O線(xiàn)共用，不增加單片機(jī)的額外引腳。而一些生產(chǎn)廠商推出的單片機(jī)不再有掩膜型，全部為有ISP功能的OTP。OTPmeansonetimeprogram，一次性編程MTPmeansmultitimeprogram，多次性編程O(píng)TP（OneTimeProgram）是MCU的一種存儲(chǔ)器類(lèi)型MCU按其存儲(chǔ)器類(lèi)型可分為MASK(掩模)ROM、OT

46、P(一次性可編程)ROM、FLASHROM等類(lèi)型。MASKROM的MCU價(jià)格便宜，但程序在出廠時(shí)已經(jīng)固化，適合程序固定不變的應(yīng)用場(chǎng)合；FALSHROM的MCU程序可以反復(fù)擦寫(xiě)，靈活性很強(qiáng)，但價(jià)格較高，適合對(duì)價(jià)格不敏感的應(yīng)用場(chǎng)合或做開(kāi)發(fā)用途；OTPROM的MCU價(jià)格介于前兩者之間，同時(shí)又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應(yīng)用場(chǎng)合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。一般來(lái)說(shuō)asic和fpga/cpld沒(méi)有關(guān)系！fpga是我們?cè)谛∨炕蛘邔?shí)驗(yàn)中采用的，生活中的電子器件上很少見(jiàn)到的。而as

47、ic是通過(guò)掩膜得到的，它是不可被修改的。至于流程，應(yīng)該是前端、綜合、仿真、后端、檢查、加工、測(cè)試、封裝。6、簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程。通常可將FPGA/CPLD設(shè)計(jì)流程歸納為以下7個(gè)步驟，這與ASIC設(shè)計(jì)有相似之處。1.設(shè)計(jì)輸入。在傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來(lái)開(kāi)始設(shè)計(jì)的。自90年代初，Verilog、VHDL、AHDL等硬件描述語(yǔ)言的輸入方法在大規(guī)模設(shè)計(jì)中得到了廣泛應(yīng)用。2.前仿真（功能仿真）。設(shè)計(jì)的電路必須在布局布線(xiàn)前驗(yàn)證電路功能是否有效。（ASCI設(shè)計(jì)中，這一步驟稱(chēng)為第一次Sign-off）PLD設(shè)計(jì)中，有時(shí)跳過(guò)這一步。3.設(shè)計(jì)編譯。設(shè)計(jì)輸入之后就有一個(gè)從高

48、層次系統(tǒng)行為設(shè)計(jì)向門(mén)級(jí)邏輯電路設(shè)轉(zhuǎn)化翻譯過(guò)程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識(shí)別的某種數(shù)據(jù)格式(網(wǎng)表)。4.優(yōu)化。對(duì)于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫(kù)映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。5.布局布線(xiàn)。在PLD設(shè)計(jì)中，3-5步可以用PLD廠家提供的開(kāi)發(fā)軟件（如Maxplus2）自動(dòng)一次完成。6.后仿真（時(shí)序仿真）需要利用在布局布線(xiàn)中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序。（ASCI設(shè)計(jì)中，這一步驟稱(chēng)為第二次Signoff）。7.生產(chǎn)。布線(xiàn)和后仿真完成之后，就可以開(kāi)始ASCI或PLD芯片的投產(chǎn)7、I

49、C設(shè)計(jì)前端到后端的流程和eda工具。邏輯設(shè)計(jì)-子功能分解-詳細(xì)時(shí)序框圖-分塊邏輯仿真-電路設(shè)計(jì)(RTL級(jí)描述)-功能仿真-綜合(加時(shí)序約束和設(shè)計(jì)庫(kù))-電路網(wǎng)表-網(wǎng)表仿真)-預(yù)布局布線(xiàn)(SDF文件)-網(wǎng)表仿真(帶延時(shí)文件)-靜態(tài)時(shí)序分析-布局布線(xiàn)-參數(shù)提取-SDF文件-后仿真-靜態(tài)時(shí)序分析-測(cè)試向量生成-工藝設(shè)計(jì)與生產(chǎn)-芯片測(cè)試-芯片應(yīng)用，在驗(yàn)證過(guò)程中出現(xiàn)的時(shí)序收斂，功耗，面積問(wèn)題，應(yīng)返回前端的代碼輸入進(jìn)行重新修改，再仿真，再綜合，再驗(yàn)證，一般都要反復(fù)好幾次才能最后送去foundry廠流片。9、Asic的designflow（設(shè)計(jì)流程）。11、集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。先介紹下IC開(kāi)

50、發(fā)流程：1.）代碼輸入（designinput)用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼語(yǔ)言輸入工具：SUMMITVISUALHDLMENTORRENIOR圖形輸入:composer(cadence);viewlogic(viewdraw)2.）電路仿真（circuitsimulation)將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確數(shù)字電路仿真工具：Verolog：CADENCEVerolig-XLSYNOPSYSVCSMENTORModle-simVHDL:CADENCENC-vhdlSYNOPSYSVSSMENTORModle-sim模擬電路仿真工具：

51、*ANTIHSpicepspice，spectremicromicrowave:eesoft:hp3.）邏輯綜合（synthesistools)邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門(mén)級(jí)電路；將初級(jí)仿真中所沒(méi)有考慮的門(mén)沿（gatesdelay）反標(biāo)到生成的門(mén)級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱(chēng)為物理網(wǎng)表。12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？13、是否接觸過(guò)自動(dòng)布局布線(xiàn)？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線(xiàn)需要哪些基本元素？ProtelProtel99是基于Win95/WinNT/Win98/Win2000的純32位電路設(shè)計(jì)制版系統(tǒng)。Protel99

52、提供了一個(gè)集成的設(shè)計(jì)環(huán)境，包括了原理圖設(shè)計(jì)和PCB布線(xiàn)工具，集成的設(shè)計(jì)文檔管理，支持通過(guò)網(wǎng)絡(luò)進(jìn)行工作組協(xié)同設(shè)計(jì)功能。14、描述你對(duì)集成電路工藝的認(rèn)識(shí)。集成電路是采用半導(dǎo)體制作工藝，在一塊較小的單晶硅片上制作上許多晶體管及電阻器、電容器等元器件，并按照多層布線(xiàn)或遂道布線(xiàn)的方法將元器件組合成完整的電子電路。它在電路中用字母“IC”（也有用文字符號(hào)“N”等）表示。（一）按功能結(jié)構(gòu)分類(lèi)集成電路按其功能、結(jié)構(gòu)的不同，可以分為模擬集成電路和數(shù)字集成電路兩大類(lèi)。模擬集成電路用來(lái)產(chǎn)生、放大和處理各種模擬信號(hào)（指幅度隨時(shí)間邊疆變化的信號(hào)。例如半導(dǎo)體收音機(jī)的音頻信號(hào)、錄放機(jī)的磁帶信號(hào)等），而數(shù)字集成電路用來(lái)產(chǎn)生、

53、放大和處理各種數(shù)字信號(hào)（指在時(shí)間上和幅度上離散取值的信號(hào)。例如VCD、DVD重放的音頻信號(hào)和視頻信號(hào)）。（二）按制作工藝分類(lèi)集成電路按制作工藝可分為半導(dǎo)體集成電路和薄膜集成電路。膜集成電路又分類(lèi)厚膜集成電路和薄膜集成電路。（三）按集成度高低分類(lèi)集成電路按集成度高低的不同可分為小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路和超大規(guī)模集成電路。（四）按導(dǎo)電類(lèi)型不同分類(lèi)集成電路按導(dǎo)電類(lèi)型可分為雙極型集成電路和單極型集成電路。雙極型集成電路的制作工藝復(fù)雜，功耗較大，代表集成電路有TTL、ECL、HTL、LST-TL、STTL等類(lèi)型。單極型集成電路的制作工藝簡(jiǎn)單，功耗也較低，易于制成大規(guī)模集成電路，代表

54、集成電路有CMOS、NMOS、PMOS等類(lèi)型。（五）按用途分類(lèi)集成電路按用途可分為電視機(jī)用集成電路。音響用集成電路、影碟機(jī)用集成電路、錄像機(jī)用集成電路、電腦（微機(jī)）用集成電路、電子琴用集成電路、通信用集成電路、照相機(jī)用集成電路、遙控集成電路、語(yǔ)言集成電路、報(bào)警器用集成電路及各種專(zhuān)用集成電路。電視機(jī)用集成電路包括行、場(chǎng)掃描集成電路、中放集成電路、伴音集成電路、彩色解碼集成電路、AV/TV轉(zhuǎn)換集成電路、開(kāi)關(guān)電源集成電路、遙控集成電路、麗音解碼集成電路、畫(huà)中畫(huà)處理集成電路、微處理器（CPU）集成電路、存儲(chǔ)器集成電路等。音響用集成電路包括AM/FM高中頻電路、立體聲解碼電路、音頻前置放大電路、音頻運(yùn)算

55、放大集成電路、音頻功率放大集成電路、環(huán)繞聲處理集成電路、電平驅(qū)動(dòng)集成電路、電子音量控制集成電路、延時(shí)混響集成電路、電子開(kāi)關(guān)集成電路等。影碟機(jī)用集成電路有系統(tǒng)控制集成電路、視頻編碼集成電路、MPEG解碼集成電路、音頻信號(hào)處理集成電路、音響效果集成電路、RF信號(hào)處理集成電路、數(shù)字信號(hào)處理集成電路、伺服集成電路、電動(dòng)機(jī)驅(qū)動(dòng)集成電路等。錄像機(jī)用集成電路有系統(tǒng)控制集成電路、伺服集成電路、驅(qū)動(dòng)集成電路、音頻處理集成電路、視頻處理集成電路。15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？制造工藝：我們經(jīng)常說(shuō)的0.18微米、0.13微米制程，就是指制造工藝了。制造工藝直接關(guān)系到cpu

56、的電氣性能。而0.18微米、0.13微米這個(gè)尺度就是指的是cpu核心中線(xiàn)路的寬度。線(xiàn)寬越小，cpu的功耗和發(fā)熱量就越低，并可以工作在更高的頻率上了。所以以前0.18微米的cpu最高的頻率比較低，用0.13微米制造工藝的cpu會(huì)比0.18微米的制造工藝的發(fā)熱量低都是這個(gè)道理了。16、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。17、半導(dǎo)體工藝中，摻雜有哪幾種方式？根據(jù)摻入的雜質(zhì)不同，雜質(zhì)半導(dǎo)體可以分為N型和P型兩大類(lèi)。N型半導(dǎo)體中摻入的雜質(zhì)為磷等五價(jià)元素，磷原子在取代原晶體結(jié)構(gòu)中的原子并構(gòu)成共價(jià)鍵時(shí)，多余的第五個(gè)價(jià)電子很容易擺脫磷原子核的束縛而成為自由電子，于是半導(dǎo)體中的自由電子數(shù)目大量增加，自由電子成為多數(shù)載流

57、子，空穴則成為少數(shù)載流子。P型半導(dǎo)體中摻入的雜質(zhì)為硼或其他三價(jià)元素，硼原子在取代原晶體結(jié)構(gòu)中的原子并構(gòu)成共價(jià)鍵時(shí)，將因缺少一個(gè)價(jià)電子而形成一個(gè)空穴，于是半導(dǎo)體中的空穴數(shù)目大量增加，空穴成為多數(shù)載流子，而自由電子則成為少數(shù)載流子。18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果？Latch-up閂鎖效應(yīng)，又稱(chēng)寄生PNPN效應(yīng)或可控硅整流器(SCR,SiliconControlledRectifier)效應(yīng)。在整體硅的CMOS管下，不同極性攙雜的區(qū)域間都會(huì)構(gòu)成P-N結(jié)，而兩個(gè)靠近的反方向的P-N結(jié)就構(gòu)成了一個(gè)雙極型的晶體三極管。因此CMOS管的下面會(huì)構(gòu)成多個(gè)三極管，這些三極管自身就可能構(gòu)成一

58、個(gè)電路。這就是MOS管的寄生三極管效應(yīng)。如果電路偶爾中出現(xiàn)了能夠使三極管開(kāi)通的條件，這個(gè)寄生的電路就會(huì)極大的影響正常電路的運(yùn)作，會(huì)使原本的MOS電路承受比正常工作大得多的電流，可能使電路迅速的燒毀。Latch-up狀態(tài)下器件在電源與地之間形成短路，造成大電流、EOS（電過(guò)載）和器件損壞。19、解釋latch-up現(xiàn)象和Antennaeffect和其預(yù)防措施.20、什么叫Latchup?閂鎖效應(yīng)，又稱(chēng)寄生PNPN效應(yīng)或可控硅整流器(SCR,SiliconControlledRectifier)效應(yīng)。21、什么叫短窄溝效應(yīng)?當(dāng)JFET或MESFET溝道較短，1um的情況下，這樣的器件溝道內(nèi)電場(chǎng)很高

59、，載流子民飽合速度通過(guò)溝道，因而器件的工作速度得以提高，載流子漂移速度，通常用分段來(lái)描述，認(rèn)為電場(chǎng)小于某一臨界電場(chǎng)時(shí)，漂移速度與近似與電場(chǎng)強(qiáng)成正比，遷移率是常數(shù)，當(dāng)電場(chǎng)高于臨界時(shí)，速度飽和是常數(shù)。所以在短溝道中，速度是飽和的，漏極電流方程也發(fā)生了變化，這種由有況下飽和電流不是由于溝道夾斷引起的而是由于速度飽和。窄溝道效應(yīng)是由于溝道寬度方向邊緣上表面耗盡區(qū)的側(cè)向擴(kuò)散，柵電極上的正電荷發(fā)出的電場(chǎng)線(xiàn)除大部分終止于耗盡區(qū)外還終止于側(cè)向擴(kuò)散區(qū)，是閾值電壓上升。22、什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差別？23、硅柵COMS工藝中N阱中做的是P管還是

60、N管，N阱的阱電位的連接有什么要求？24、畫(huà)出CMOS晶體管的CROSS-OVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn)移特性。25、以interver為例,寫(xiě)出N阱CMOS的process流程,并畫(huà)出剖面圖。26、Pleaseexplainhowwedescribetheresistanceinsemiconductor.Comparetheresistanceofametal,polyanddiffusionintranditionalCMOSprocess.27、說(shuō)明mos一半工作在什么區(qū)。28、畫(huà)p-bulk的nmos截面圖。29、寫(xiě)schematicnote（？），越多越好