程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL

1、1.1 程序的結構 library、entity、port1.2 設計的表達 architecture、signal1.3 結構表達與運算表達 1.4 數(shù)字系統(tǒng)的進程表達 process第一章 VHDL對電路設計的基本描述VHDL與數(shù)字集成電路設計程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程語句的格式進程名稱：process（敏感量表） 變量設置 begin 順序運算語句（軟件程序）； end process；1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程的結構特點1.4 數(shù)字系統(tǒng)的進程表達 proc

2、ess 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程運算的特點 將若干運算語句的匯總為一條并行語句，方便于程序設計理解和仿真控制管理，適合對系統(tǒng)進行行為描述； 內部運算使用軟件程序表達，不含硬件細節(jié)，可以實現(xiàn)復雜系統(tǒng)的仿真，但與綜合通常沒有直接對應關系；可用于表達與硬件完全無關的抽象運算，適合描述虛擬測試環(huán)境及軟硬件協(xié)同過程。 1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程運算的特點：敏感信號設置 敏感信號用于控制進程的仿真執(zhí)行； 利用敏感表可以對進程進行局部變量參與的仿真調試，提高仿真效率； 當敏感

3、表中信號少于進程中使用的信號時，仿真結果與實際電路表現(xiàn)會有所不同；通常要求兩者一致。 敏感信號設置對電路綜合不產(chǎn)生影響。1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLprocess (a,b,c) begin d = a and b; f = c or d;end process ; process (a,b,c,d) begin d = a and b; f = c or d;end process ; 進程運算的特點：敏感信號設置1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本

4、描述VHDL進程運算的特點：敏感信號設置1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程中的數(shù)據(jù)對象和運算關系信號signal: 硬件連接概念，不能在進程中定義；負責界面信息交流；變量variable： 表達軟件數(shù)據(jù)，不能在進程外存在；負責運算細節(jié)。1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程的仿真運算特點1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL并行賦值與順序賦值1.4 數(shù)字系統(tǒng)的進程表達

5、process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程內的信號特點 進程語句內信號狀態(tài)保持不變（硬件特點），但信號存儲值可以隨時變動（軟件特點）； 進程內可以使用信號狀態(tài)，但不能使用信號存儲值； 進程內允許同一信號出現(xiàn)在同一賦值號兩邊、允許對信號賦常數(shù)值； 進程內允許對同一信號進行多次賦值，但只有最后一次賦值才有意義；1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程內的變量特點 進程語句內變量以存儲值表現(xiàn)； 變量值可以在進程中使用，也可以通過變量賦值語句改變； 變量表達軟件數(shù)據(jù)，不一定具有硬件意義

6、； 進程內的變量值不可能存在于進程之外，當進程結束時（end)，變量值必定消失； 對于需要與信號對應的變量值，一定要在進程結束前賦值給信號值。1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL process(a) -a=0001 variable c: signed(3 downto 0); begin c:=signed(a); x=c; -x=0001 c:=c+1;y=c; -y=0010 c:=c+1;z=c; -z=0011 c:=c+1;x=c; -x=0100 end process; end beh;進程中的順序賦值

7、:變量賦值1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL-signal c=0000process(a) begin -a=0001c=signed(a); x=c; c=c+1;y=c; c=c+1;z=c;c=c+1;x=c;end process; 進程中的順序賦值：信號賦值1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL 進程本身是一條并行語句，代表一個硬件模塊，通過信號賦值為特定外部信號提供驅動； 進程內部語句全為軟件語句，不具備硬件細節(jié)，不具有綜合約束意義；

8、 進程的綜合通過進出進程的信號表現(xiàn)的輸入輸出關系體現(xiàn)。進程的綜合1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程內的變量特點 進程中的變量除了可以用于表達信號運算值外，還可以用于表達文件處理中的抽象概念，用于虛擬測試環(huán)境的描述或表達軟硬件協(xié)同設計的概念； 例如，在采用textio資源庫進行設計時，可以將變量設置為數(shù)據(jù)行l(wèi)ine，這種表達可以非常方便地將硬件信號與軟件數(shù)據(jù)進行交互傳遞:1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程對抽象數(shù)據(jù)的使用在資源庫中對軟件文

9、件進行設置：內含若干數(shù)據(jù)行file excite: text is in “excite”; -指定輸入文件file results: text is out “results”; -指定輸出文件在進程中設置變量表達數(shù)據(jù)行：內含若干獨立數(shù)據(jù)variable li,lo:line; -使用變量表達抽象概念:數(shù)據(jù)行1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLreadline(excite,li); -從輸入文件中讀入一行數(shù)據(jù)到liread(li,clk); -從行l(wèi)i中讀入數(shù)據(jù)賦值給信號clkread(li,ex); -從行l(wèi)i中讀

10、入數(shù)據(jù)賦值給信號exwrite(lo,now,left,8); -將當前時間寫入行l(wèi)owrite(lo,resp); -將信號resp寫入行l(wèi)owriteline(results,lo); -將行l(wèi)o寫入到輸出文件中進程對抽象數(shù)據(jù)的使用使用特殊的函數(shù)進行變量或信號的賦值：順序讀出或寫入1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程語句的對比：always (敏感條件)begin 順序語句end1.4 數(shù)字系統(tǒng)的進程表達 process process（敏感量表） 變量設置 begin 順序語句； end process；VHD

11、LVerilog HDL程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程語句的對比：module port設置 wire設置always外賦值 reg設置always中賦值always (敏感條件)begin 順序語句end 1.4 數(shù)字系統(tǒng)的進程表達 process entity port設置architeture signal設置process（敏感量表） variable設置 begin 順序語句；end process；VHDLVerilog HDL程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL賦值語句的對比：連續(xù)賦值語句 always (敏感

12、條件)begin 非阻塞賦值語句 阻塞賦值語句end1.4 數(shù)字系統(tǒng)的進程表達 process architeture signal賦值語句process（敏感量表） begin 信號賦值語句 變量賦值語句end process；VHDLVerilog HDL程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL連續(xù)賦值：獨立的并行語句，為信號賦值 assign y = f (a,b,c);非阻塞賦值：always內的賦值，具有信號賦值特點，所有賦值在子程序結束時才實現(xiàn) y = f (a,b,c); 阻塞賦值： always內的賦值，具有變量賦值特點，根據(jù)語句排列順序及時實現(xiàn) y

13、= f(a,b,c);1.4 數(shù)字系統(tǒng)的進程表達 process 賦值語句的對比：程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLVHDL: 使用signal和variable將硬件連接與數(shù)據(jù)存儲概念明確區(qū)分，而對信號賦值的控制性則采用進程外的并行賦值和進程內的順序賦值進行區(qū)分；Verilog HDL: 使用wire和reg將直接賦值對象與受控賦值對象區(qū)分開，而對reg則采用always內的非阻塞賦值和阻塞賦值區(qū)分其是否具有硬件連接意義；為避免驅動沖突，應謹慎使用非阻塞賦值。1.4 數(shù)字系統(tǒng)的進程表達 process 賦值語句的對比：程序的結構表達與運算表達第一章VHDL對電

14、路設計的基本描述VHDL 由于進程內部采用軟件編程，則可以將軟件語言中各種運算控制方式引入到運算的表達中： 條件分支：二分支控制 選擇分支：多選擇控制 循環(huán)控制：有限循環(huán)、條件循環(huán) wait控制：條件、延時 寄存器控制：邊沿檢測控制進程中對運算的控制1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLif 布爾表達式1 then 順序語句1 elsif 布爾表達式2 then 順序語句2elsif 布爾表達式n then 順序語句nelse 順序語句(n+1)end if；條件判斷語句：if-then-else 語句1.4 數(shù)字系統(tǒng)的進

15、程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL條件判斷語句：if-then-else 語句1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL 每組then_else在運算流程中形成一個二分支路由判斷，功能類似條件賦值語句when_else； 這種分支架構可以重疊進行，形成運算網(wǎng)絡架構，也可以對運算進行優(yōu)先排序； 當某個then表達對信號的賦值，缺少else的對應時，則表達對該信號進行寄存，可以綜合形成寄存器。 條件判斷語句特點1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表

16、達第一章VHDL對電路設計的基本描述VHDL例:優(yōu)先編碼器的表達architecture rtl of priority is begin process (a) begin if a(7)=1 then y=111; elsif a(6)=1 then y=110; elsif a(5)=1 then y=101; elsif a(4)=1 then y=100; elsif a(3)=1 then y=011; elsif a(2)=1 then y=010; elsif a(1)=1 then y=001; else y 順序語句1；when 選擇值2 = 順序語句2；when othe

17、rs = 順序語句3；end case；選擇分支語句：case 語句1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL例：7段譯碼器architecture rtl of seg7 is begin process (a) begincase a is when 0000 =yyyy= 0000000; end case; end process; end rtl;1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL 采用真值表形式，直觀表達輸入狀態(tài)與輸出狀態(tài)間一一對應關系，也

18、類似于多路選擇器,功能類似于選擇賦值語句with_select； 可以利用每個選擇對應的順序語句加入復雜的運算過程； 某些選擇值可以對應null以表達不進行運算，對應真值表中的無關項； 最后一個選擇一定要為when others，避免出現(xiàn)未作定義的漏選。選擇分支語句的特點1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL循環(huán)語句：loop 語句 循環(huán)語句是典型的功能描述語句，用于表達某一運算功能的多次使用；在仿真中使用循環(huán)語句能夠提高代碼效率，但循環(huán)語句的綜合通常會導致電路結構重復，復雜性急劇增加。 VHDL中的循環(huán)語句可分為：有限循

19、環(huán)、條件循環(huán)、無條件循環(huán)。1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL有限循環(huán)語句：for_loop 語句for 循環(huán)變量 in 范圍 loop 順序語句；end loop 編號； 循環(huán)變量為整數(shù)類型，不需要說明；范圍的數(shù)據(jù)類型也必須為整數(shù)； 循環(huán)變量從范圍最左邊的值開始；每進行一次循環(huán)，指標右移1位；直到全部循環(huán)完畢；1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLwhile 布爾表達式 loop 順序語句；end loop 編號；不指定循環(huán)次數(shù)；每次循環(huán)前檢測布爾

20、表達式的值；當布爾表達式為真時，執(zhí)行循環(huán)；為假時退出循環(huán)；在循環(huán)體內，應有語句能夠改變布爾表達式中變量的值，避免無限循環(huán)。條件循環(huán)語句：while_loop 語句1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLloop 順序語句；end loop 編號；內部設置有跳出循環(huán)的語句(next,exit)；只要不滿足跳出條件，就會一直循環(huán)下去；無條件循環(huán)語句：loop 語句1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLnext 編號 when 布爾表達式；執(zhí)行到此語句時，檢測

21、布爾表達式，若為true，則轉為執(zhí)行編號所表示的語句（跳出本循環(huán)）；若為false，則繼續(xù)進行循環(huán)；若沒有編號，則當布爾表達式為true時，直接跳出本次循環(huán)，開始下一次循環(huán)；無條件循環(huán)語句：loop 語句1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLexit 編號when 布爾表達式；執(zhí)行到此語句時，檢測布爾表達式，若為true，則轉為執(zhí)行編號所表示的語句；若為false，則繼續(xù)進行循環(huán)；若沒有編號，則當布爾表達式為true時，直接跳出循環(huán)，執(zhí)行循環(huán)之后的下一條語句；本語句可以作為中止loop的語句；無條件循環(huán)語句：loop 語句

22、1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLloop 語句的應用實例對數(shù)組信號進行初始化type matrix2 is array(0 to 1023,7 downto 0) of std_logic;variable w1:matrix2;-for i in 0 to 1023 loop for j in 7 downto 0 loop w(i,j) := 0; end loop;end loop;1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLloop 語句的應用

23、實例并入串出的64位移位寄存器設計process(clk,load) begin if load=0 then q=din; dout=0; elsif clkevent and clk=1 then for i in 1 to 63 loop q(i)=q(i-1); end loop; dout=q(63); end if; end process;1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL 進程中可以采用wait語句控制進程的執(zhí)行；當進程中含有wait語句時，將根據(jù)wait語句的條件判斷來決定進程是否繼續(xù)執(zhí)行； 在進程中

24、，如果使用了wait語句，就不能使用敏感表；在不含敏感表的進程中，至少應該包含一條wait語句；進程中的控制語句：wait 語句1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDL進程中的控制語句：wait 語句wait on 信號，信號； 等待所列舉信號中任何一個發(fā)生變化，再進行進程的執(zhí)行；所起作用與進程的敏感信號表相同；1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLwait until 布爾表達式； 利用表達式建立隱含的敏感信號表；當任何一個涉及的信號發(fā)生變化時，就自動

25、檢測布爾表達式是否為真；如果為真，則執(zhí)行進程語句；如果為假，則不執(zhí)行進程；此語句通常會綜合為寄存器；進程中的控制語句：wait 語句1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLwait for 時間表達式； 等待由時間常量或變量組成的表達式所表達的時間到達，再執(zhí)行該進程；等待期間的各種信號變化不會導致進程執(zhí)行；該語句通常會導致進程周期性執(zhí)行； wait for語句不能綜合；通常在仿真的testbench編制時使用；進程中的控制語句：wait 語句1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對

26、電路設計的基本描述VHDLentity clock is port ( clk: buffer bit); end clock;architecture beh of clock isbegin process begin clk=not clk; wait for 10 ns;end process; end beh;例：時鐘信號發(fā)生器1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLVHDL中的寄存器控制描述process(clk) -只能在受時鐘控制的進程中表達begin if clkevent and clk=1 -對時鐘上升沿進行檢測 then q= f (a,b,c); -受控的信號賦值語句 end if; -未對else進行描述，隱含信號保持 end process;1.4 數(shù)字系統(tǒng)的進程表達 process 程序的結構表達與運算表達第一章VHDL對電路設計的基本描述VHDLVHDL中的寄存器描述特點 寄存器描述表達的是器件的控制行為，具有仿真意義，為了提高仿真效率，表達寄存器的進程敏