計數(shù)計時器的VHDL設(shè)計

1、/VHDL設(shè)計1本課要解決的問題：一般計時器的VHDL描述；六十進(jìn)制計數(shù)器和計時器的VHDL設(shè)計；二十四進(jìn)制計時器的VHDL設(shè)計；數(shù)字鐘的VHDL設(shè)計。2一、 計數(shù)器的作用在時鐘的驅(qū)動下，對輸入脈沖進(jìn)行計數(shù)；如果輸入的脈沖為時鐘脈沖，就成為計時器。當(dāng)計數(shù)值達(dá)到一定數(shù)值，計數(shù)器產(chǎn)生進(jìn)位輸出，并復(fù)位。3 二、計數(shù)器的設(shè)計(P63-67)簡單計時器的設(shè)計；六十進(jìn)制計數(shù)器和計時器的設(shè)計；二十四進(jìn)制計時器的設(shè)計；數(shù)字鐘的設(shè)計。4最簡單的計時器ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END

2、; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ;END bhv; BUFFER模式才可以讀取在時鐘CLK信號的驅(qū)動下Q對時鐘信號CLK進(jìn)行計數(shù)；由于Q為BUFFER模式，所以可以讀取Q的值【例3-19】表式Q = Q + 1的右項與左項并非處于相同的時刻內(nèi)，對于時序電路，除了傳輸延時外，前者的結(jié)果出現(xiàn)于當(dāng)前時鐘周期；后者，即左項要獲得當(dāng)前的Q + 1，需等待下一個時鐘周期。 5時鐘信號到來？Q計數(shù)加1結(jié)束TR

3、UEFALSE6 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THE

4、N Q1 = Q1 + 1 ; END IF; END PROCESS ; Q 0) ; ELSIF CLKEVENT AND CLK=1 THEN IF EN = 1 THEN IF CQI 0); END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; ELSE COUT = 0; END IF; CQ 0) 為省略賦值方式，對CQI清零檢測是否允許計數(shù)允許計數(shù), 檢測是否小于9大于9，計數(shù)值清零計數(shù)大于等于9，輸出進(jìn)位信號將計數(shù)值向端口輸出9LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.ST

5、D_LOGIC_unsigned.ALL;ENTITY bcd60count ISPORT(clk, bcd1wr, bcd10wr, cin: IN STD_LOGIC; co: OUT STD_LOGIC; datain: IN STD_LOGIC_VECTOR(3 DOWNTO 0); bcd10n: BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0); bcd1n: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END bcd60count;【六十進(jìn)制計數(shù)器】實體 六十進(jìn)制計數(shù)器的設(shè)計clk: 時鐘端；bcd1wr, bcd10wr: 計數(shù)

6、初值的個位和十位允許寫入端；datain: 計數(shù)初值輸入端；bcd1n, bcd10n: 計數(shù)值的個位輸出和十位輸出；co: 計數(shù)值進(jìn)位輸出。10結(jié)構(gòu)體ARCHITECTURE behave OF bcd60count ISBEGINEND behave;PROCESS(clk, bcd1wr)BEGINIF(bcd1wr=1) THEN bcd1n=datain;ELSIF(clkEVENT AND clk=1) THEN IF(cin=1) THEN IF(bcd1n=“1001”) THEN bcd1n=0000; ELSE bcd1n=bcd1n+1; END IF; END IF;E

7、ND IF;END PROCESS;PROCESS (bcd10n, bcd1n, cin)BEGINIF(cin=1 AND bcd1n=“1001” AND bcd10n=“101”) THEN co=1;ELSE co=0;END IF;END PROCESS;PROCESS(clk, bcd10wr)BEGINIF(bcd10wr=1) THEN bcd10n=datain(2 DOWNTO 0);ELSIF(clkEVENT AND clk=1) THEN IF(cin=1 AND bcd1n=“1001”) THEN IF(bcd10n=“101”) THEN bcd10n=000

8、; ELSE bcd10n=bcd10n+1; END IF; END IF;END IF;END PROCESS;11PROCESS(clk, bcd1wr)BEGINIF(bcd1wr=1) THEN bcd1n=datain;ELSIF(clkEVENT AND clk=1) THEN IF(cin=1) THEN IF(bcd1n=“1001”) THEN bcd1n=0000; ELSE bcd1n=bcd1n+1; END IF; END IF;END IF;END PROCESS;進(jìn)程處理個位計數(shù)bcd1wr為1時,對個位bcd1n進(jìn)行置位在時鐘信號驅(qū)動下,當(dāng)進(jìn)位輸入cin為1時

9、,若bcd1n為9則歸零;否則bcd1n加1計數(shù)12PROCESS(clk, bcd10wr)BEGINIF(bcd10wr=1) THEN bcd10n=datain(2 DOWNTO 0);ELSIF(clkEVENT AND clk=1) THEN IF(cin=1 AND bcd1n=“1001”) THEN IF(bcd10n=“101”) THEN bcd10n=000; ELSE bcd10n=bcd10n+1; END IF; END IF;END IF;END PROCESS;進(jìn)程處理十位計數(shù)bcd10wr為1時,對十位bcd10n進(jìn)行置位在時鐘信號驅(qū)動下,當(dāng)進(jìn)位輸入cin為

10、1時, 個位bcd1n為9，若十位bcd10n為5, 則bcd10n歸零;否則bcd1n加1計數(shù)13PROCESS (bcd10n, bcd1n, cin)BEGINIF (cin=1 AND bcd1n=“1001” AND bcd10n=“101”) THEN co=1;ELSE co=0;END IF;END PROCESS;進(jìn)程處理進(jìn)位輸出當(dāng)個位bcd1n為9, 十位bcd10為5, 即計數(shù)值為59時,若cin為1表示再來一個進(jìn)位輸入需要計數(shù),則計數(shù)器有進(jìn)位要輸出14六十進(jìn)制計時器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY clk_s

11、 ISPORT(clk: IN STD_LOGIC; q1: BUFFER INTEGER RANGE 0 TO 9; qt: BUFFER INTEGER RANGE 0 TO 6; co: OUT STD_LOGIC);END clk_s;15ARCHITECTURE behav OF clk_s ISBEGINPROCESS(clk)BEGINIF(clkEVENT AND clk=1) THEN IF(q1=9) THEN q1=0; ELSE q1=q1+1; END IF;END IF;END PROCESS;PROCESS(clk,q1)BEGINIF(clkEVENT AND

12、clk=1) THEN IF(q1=9) THEN IF(qt=5) THEN qt=0; ELSE qt=qt+1; END IF; END IF;END IF;END PROCESS;PROCESS(clk, q1, qt)BEGINIF(clkEVENT AND clk=1) THEN IF(qt=5 AND q1=9) THEN co=1; ELSE co=0; END IF;END IF;END PROCESS;END behav;16二十四進(jìn)制計數(shù)器ENTITY clk_h ISPORT(clk: IN BIT; q1: BUFFER INTEGER RANGE 0 TO 9; q

13、t: BUFFER INTEGER RANGE 0 TO 2; co: OUT BIT);END clk_h;二十四進(jìn)制計數(shù)器的設(shè)計17ARCHITECTURE a_clk_h OF clk_h ISBEGINPROCESS(clk, qt)BEGINIF (clkEVENT AND clk=1) THEN IF (qt=2 and q1=3) THEN q1=0; ELSIF (q1=9) THEN q1=0; ELSE q1=q1+1; END IF;END IF;END PROCESS;PROCESS(q1, clk)BEGINIF (clkEVENT AND clk=1) THEN I

14、F(q1=3) THEN IF (qt=2) THEN qt=0; END IF; ELSIF (q1=9) THEN qt=qt+1; END IF;END IF;END PROCESS;PROCESS(q1, qt, clk)BEGINIF (clkEVENT AND clk=1) THEN IF (q1=3 AND qt=2) THEN co=1; ELSE co=0; END IF;END IF;END PROCESS;END a_clk_h;18實驗: 數(shù)字鐘的設(shè)計六十進(jìn)制計數(shù)器 (秒)六十進(jìn)制計數(shù)器 (分)二十四進(jìn)制計數(shù)器 (小時)基準(zhǔn)脈沖秒進(jìn)位分進(jìn)位秒顯示分顯示小時顯示19三、分

15、頻器 分頻器以計數(shù)器為基礎(chǔ)實現(xiàn)； 對輸入脈沖進(jìn)行計數(shù)，輸入為N個脈沖時，輸出為1個脈沖，輸出信號即對輸入信號進(jìn)行N分頻。輸入N個脈沖輸出1個脈沖20ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ； COUT: OUT BIT ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN IF Q=4 THEN Q=0; ELSE Q = Q + 1 ; END IF; E

16、ND IF; IF Q =4 THEN COUT = 1; ELSE COUT =4 THEN Q:=0; ELSE Q := Q + 1 ; END IF; END IF; IF QP THEN COUT = 1; ELSE COUT = 0; END IF; END PROCESS ;END bhv; 24占空比為50%的偶數(shù)倍分頻器：方案一：當(dāng)計數(shù)器計數(shù)到N/2-1時，輸出信號翻轉(zhuǎn)，同時計數(shù)器復(fù)位；方案二：計數(shù)器為0N/2-1時，輸出信號為0；計數(shù)器為N/2N-1時，輸出信號為1。2550%占空比的6分頻器Library ieee;use ieee.std_logic_1164.all;

17、use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clk_div1 isport(clk_in:in std_logic; clk_out:out std_logic);end clk_div1;26第一種方案：architecture a of clk_div1 issignal clk_outQ: std_logic:=0;signal countQ:std_logic_vector(2 downto 0):=“000”；begin process(clk_in) begin if(clk_inevent

18、 and clk_in=1) then if(countQ/=2)then countQ=countQ+1; else clk_outQ=not clk_outQ; countQ0); end if; end if; end process;clk_out=clk_outQ;end a;27第二種方案：architecture b of clk_div1 issignal countQ:std_logic_vector(2 downto 0);begin process(clk_in) begin if(clk_inevent and clk_in=1) then if(countQ5) then countQ=countQ+1; else countQ0); end if; end if; end process; process(countQ) begin if (countQ3) then clk_out=0; else clk_out=1; end if; end process;end b;28占空比50%的奇數(shù)倍分頻器： 欲實現(xiàn)占空比為50%的2N+1分頻器，則需要對待分頻時鐘上升沿和下降沿分別進(jìn)行N分頻，然后將兩個分頻所得的時鐘信號相或得到占空比為50%的2N+1分頻器。29library ieee;use ieee.std_logi