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文檔簡介

1、一計算機硬件系統(tǒng)組成的基本概念1.要求考生理解計算機系統(tǒng)的層次結(jié)構(gòu)第一級微程序機器級(微指令系統(tǒng)):微指令由硬件直接執(zhí)行第二級傳統(tǒng)機器級(機器語言):它用微程序解釋機器指令系統(tǒng)第三級操作系統(tǒng)級:用機器語言程序解釋作業(yè)控制語句第四級匯編語言機器級:用匯編程序翻譯成機器語言程序第五級高級語言機器級:用匯編程序翻譯成匯編程序或直接翻譯成機器語言2.要求考生掌握計算機硬件系統(tǒng)的組成1.CPU:CPU的主要功能室讀取并執(zhí)行指令,在執(zhí)行指令過程中,它向系統(tǒng)中各個部件發(fā)出控制信息,收集各部件的狀態(tài)信息,與各部件交換數(shù)據(jù)信息。CPU由運算部件,寄存器組,控制器組成。2.存儲器:存儲器用來存儲信息,包括程序、數(shù)

2、據(jù)、文檔。分為主存(存)、外存、高速緩存(Cache)三級存儲器。3.輸入/輸出設(shè)備4.總線:總線是一組能為多個不見分時共享的信息傳送線。系統(tǒng)總線可分為地址總線、數(shù)據(jù)總線、控制總線。5.接口:為了將標準的系統(tǒng)總線與各具特色的I/O設(shè)備連接起來,需要在總線與I/O設(shè)備之間設(shè)置一些部件,它們具有緩沖,轉(zhuǎn)換,連接等功能,這些部件稱為I/O接口。3.諾依曼機的要素諾依曼體制的主要思想包括:1.采用二進制代碼形式表示信息(數(shù)據(jù)和指令);2.采用存儲程序的工作方式(諾依曼思想核心概念);3.計算機硬件系統(tǒng)由五大部件(存儲器、運算器、控制器,輸入設(shè)備和輸出設(shè)備)組成。傳統(tǒng)的諾依曼機采用串行處理的工作機制,即

3、逐條執(zhí)行指令序列。要想提高計算機的性能,其根本方向之一是采用并行處理機制。4.存儲程序的工作原理存儲程序包含三點:事先編制程序,先存儲程序,自動、連續(xù)地執(zhí)行程序。1.根據(jù)求解問題事先編制程序2.事先將程序存入計算機中3.計算機自縱、連續(xù)地執(zhí)行程序5.要求考生了解信息的數(shù)字化表示所需的主要步驟及優(yōu)點1.在物理上容易實現(xiàn)信息的表示與存儲2.考干擾能力強,可靠性高3.數(shù)值的表示圍大,表示精度高4.可表示的信息類型極廣5.能用數(shù)字邏輯技術(shù)進行信息處理6.要求考生了解計算機系統(tǒng)的主要性能指標1.基本字長:指參加一次定點運算的操作數(shù)的位數(shù)?;咀珠L影響計算精度,硬件成本,甚至指令系統(tǒng)的功能。2.運算速度:

4、1).CPU主頻與時鐘頻率:CPU主頻是計算機震湯器輸出的脈沖序列的頻率;兩個相鄰的脈沖之間的間隔時間即是一個時鐘周期2).吞吐量:信息流入,處理和流出系統(tǒng)的速率。主要取決于主存的存取周期3).響應(yīng)時間:從提交到該作業(yè)得到CPU.響應(yīng)所經(jīng)歷的時間。響應(yīng)時間越短,吞吐量越大4).CPI :執(zhí)行一條指令所需要的時鐘周期數(shù) IPS:每秒平均執(zhí)行的指令條數(shù) MIPS:每秒執(zhí)行百萬條指令條數(shù)5).FLPOS:每秒執(zhí)行的浮點運算次數(shù) MFLOPS:每秒執(zhí)行百萬次浮點運算3.數(shù)據(jù)通路寬度與數(shù)據(jù)傳輸率:指數(shù)據(jù)總線一次能并行傳送的數(shù)據(jù)位數(shù)數(shù)據(jù)傳輸率:數(shù)據(jù)總線每秒傳送的數(shù)據(jù)量,也稱數(shù)據(jù)總線的帶寬數(shù)據(jù)傳輸率 = 總

5、線數(shù)據(jù)通路帶寬總線時鐘頻率/8(Bps)二計算機中的信息表示1.要求考生熟練掌握進位計數(shù)制、機器數(shù)(原碼、補碼、移碼)以及定點和浮點數(shù)表示方法2.要求考生掌握指令格式及可擴展操作碼指令系統(tǒng)的設(shè)計方法指令中基本信息分兩部分:操作碼和地址碼按照地址結(jié)構(gòu)可分為:三地址指令、二地址指令、一地址指令、零地址指令3.要求考生熟練掌握常見的尋址方式并能夠正確的計算操作數(shù)地址、掌握外設(shè)端口編制方式(單獨編制、統(tǒng)一編制)常見的尋址方式:立即尋址,直接尋址,間接尋址,變址類1.立即尋址:2.直接尋址:助記符(A),兩點不足3.寄存器尋址:也是一種直接尋址,兩個優(yōu)點4.間接尋址:助記符5.寄存器間接尋址:助記符(R

6、0),兩個顯著的優(yōu)點1)自增型寄存器間址: (R) 2)自減型寄存器間址:-(R)6.變址尋址7.基址尋址8.基址加變址方式外圍設(shè)備單獨編址:為各I/O接口中的有關(guān)寄存器分配一種I/O端口地址,即編址到寄存器一級。各臺設(shè)備有自己的接口,一個接口可以占有若干個I/O端口地址,各接口所占有的端口地址數(shù)目可以不同。系統(tǒng)軟件對各端口地址進行分配。在常見的微型計算機過地址總線低8位(或低16位)提供I/O端口地址,最多可有256種(或64K種)編址,對于一般微機系統(tǒng)足夠。只要送出某個端口地址,就能知道選中了拿一個接口中的哪一個寄存器,也就知道了選中了哪一臺設(shè)備。外圍設(shè)備與主存統(tǒng)一編址:即將I/O接口中的

7、有關(guān)寄存器與主存儲器的各單元統(tǒng)一編址,為它們分配統(tǒng)一的總線地址。將尋址空間分為兩部分,大部分為主存,小部分留給I/O接口寄存器。4.要求考生了解常見指令類型,理解RISC和CISC兩種指令集的各自特點指令類型:1.按格式分:雙操作數(shù)指令,單操作數(shù)指令,零操作數(shù)指令2.按操作數(shù)尋址方式:如IBM370將指令系統(tǒng)分為RR型,RX型號3.按指令功能分:數(shù)據(jù)傳送類指令,算/邏運算類指令、程序控制類指令,I/O指令CISC:復(fù)雜指令集計算機plex復(fù)雜的(多、大、不固定聯(lián)系到一起)RISC:精簡指令集計算機(注意:寄存器多)RISC主要特點:1.簡化的指令系統(tǒng)。指令條數(shù)較少,尋址方式比較簡單,且采用定長

8、指令字。2.以寄存器-寄存器方式工作。除了LOAD/STORE指令訪問存外,其他指令只訪問寄存器,以縮短指令長度、提高指令譯碼和執(zhí)行速度。3.采用流水工作方式,絕大多數(shù)指令為單周期指令4.采用組合邏輯控制器,不用或少用微程控5.采用軟件手段優(yōu)化編譯技術(shù),生成優(yōu)化的機器指令代碼隨著技術(shù)的進步,RISC和CISC技術(shù)也在相互吸取長處,比如CISC中也采用了流水線,技術(shù)的融合帶來了計算機系統(tǒng)性能的提升CISC主要特點(對應(yīng)RISC背誦):1.指令系統(tǒng)復(fù)雜龐大,指令數(shù)目一般多大200300條2.指令長度不固定,指令格式種類多,尋址方式種類多3.可以訪存的指令不受限制4.由于80%的程序使用其20%的指

9、令,因為CISC個指令使用頻率差距太大5.各種指令執(zhí)行時間相差很大,大多數(shù)指令需要多個周期完成6.控制器大多數(shù)采用微程序控制7.難以用優(yōu)化編譯生成高效目標代碼程序三CPU子系統(tǒng)1.要求考生熟練掌握定點數(shù)的思則運算方法(原碼一位乘,補碼一位乘,原碼加減交替除法,補碼加減交替除法)的算法、運算規(guī)則、掌握溢出的判斷方法。2.要求考生理解浮點數(shù)四則運算流程并能夠正確實現(xiàn)計算,掌握浮點數(shù)對階及規(guī)格化的含義。3.要求考生理解CPU的邏輯組成及CPU部的數(shù)據(jù)通路結(jié)構(gòu),了解同步控制和異步控制的含義及應(yīng)用場合。1.CPU通常包含運算部件,寄存器組,微命令產(chǎn)生部件,時序系統(tǒng)等主要部件,由CPU部總線將他們連接起來

10、,實現(xiàn)他們之間的信息交換。2.CPU部數(shù)據(jù)通路:1)單組總線,分立寄存器結(jié)構(gòu):在部結(jié)構(gòu)比較簡單的CPU中,只設(shè)置一組單向數(shù)據(jù)傳送總線,用來實現(xiàn)CPU的ALU部件到各個寄存器的數(shù)據(jù)傳輸;分立寄存器中的個寄存器都有自己的獨立輸入/輸出端口。各寄存器能從總線接收數(shù)據(jù),但是不能向上發(fā)送數(shù)據(jù),而是通過多路選擇器與ALU相連。特點是:數(shù)據(jù)傳送的控制變得比較簡單、集中。缺點是:分立寄存器所需元器件和連接線多,不利于集成度提高。2)單組總線、集成寄存器結(jié)構(gòu):為提高寄存器的集成度,采用小型半導(dǎo)體告訴隨機存儲器實現(xiàn)寄存器組,一個存儲單元相當于一個寄存器,存儲單元的位數(shù)即寄存器的字長。CPU部采用雙向數(shù)據(jù)總線連接A

11、LU與寄存器組,寄存器組通過暫存器與ALU輸入端相連。ALU與寄存器間、寄存器和寄存器間的數(shù)據(jù)傳輸都可以在這組總線上進行,簡化了部數(shù)據(jù)通路結(jié)構(gòu)。3)多組總線結(jié)構(gòu):在高性能CPU部,往往設(shè)置多組總線,如程序總線、地址總線、數(shù)據(jù)總線等,在指令隊列、控制存儲器、多運算部件、地址運算部件、片指令及數(shù)據(jù)Cache等各類部件之間建立高速物理連接,傳送指令、地址和信息。3.同步控制方式:所謂同步控制方式,就是系統(tǒng)由一個統(tǒng)一的時鐘,所有的控制信號均來自這個統(tǒng)一的時鐘信號。根據(jù)指令周期、CPU周期和節(jié)拍周期的長度固定與否,同步控制方式又可以分為以下三種:1).指令周期所有的指令執(zhí)行時間都相等。若指令的繁簡差異較

12、大,則規(guī)定統(tǒng)一的指令周期,無疑會造成太多的時間浪費,因此定長指令周期很少被采用2).定長CPU周期各CPU周期都相等,一般都等于存的存取周期,而指令周期不固定,等于整數(shù)個CPU周期。3).變長CPU周期,定長時鐘周期指令周期的長度不固定,而且CPU的周期也不固定,含有時鐘周期數(shù)根據(jù)需要而定,與存存取周期沒有固定關(guān)系。這種方式根據(jù)指令的具體要求和執(zhí)行步驟,確定安排哪幾個CPU周期以及每個CPU周期中安排多少個時鐘周期,不會造成時間浪費,但時序系統(tǒng)的控制比較復(fù)雜,要根據(jù)不同情況確定每個CPU周期的時鐘周期數(shù)。CPU部操作均采用同步控制,其原因是同一芯片的材料相同,工作速度相同,片傳輸線短,又有共同

13、的脈沖源,采用同步控制是理所當然的。主要特點:時鐘周期作為基本的時序單位,一旦確定,便固定不變。優(yōu)點:時序關(guān)系簡單,時序劃分規(guī)整,控制部復(fù)雜,控制部件在結(jié)構(gòu)上易于集中,設(shè)計方便。主要在CPU部,其他部件(如主存,外設(shè))部廣泛采用同步控制方式。在系統(tǒng)總線上,如果各個部件,設(shè)備之間的傳送距離不太長,工作速率的差異不太大,或者傳送所需時間比較固定,也廣泛采用同步控制方式。4.異步控制方式異步控制方式中沒有統(tǒng)一的時鐘信號,各部件按自身固有的速度工作,通過應(yīng)答方式進行聯(lián)絡(luò),比同步控制復(fù)雜。CPU部采用同步方式,CPU與存和I/O設(shè)備之間的操作采用異步方式,這就帶來了一個同步方式和異步方式如何過度、如何銜

14、接的問題。解決的辦法是采用這兩者這種的方案,即聯(lián)合控制方式。主要特點:在異步控制所涉及的操作圍,沒有統(tǒng)一的之中周期劃分和同步定時脈沖。優(yōu)點:時間安排緊湊、合理,能按不同部件、不同設(shè)備的實際需要分配時間,其缺點是控制比較復(fù)雜。很少用于CPU部,用他來控制某些場合下的系統(tǒng)總線操作。4.要求考生掌握指令執(zhí)行的流程(寄存器傳輸級微操作序列),了解微操作時間表(微命令序列)5.要求考生理解組合邏輯控制器的基本思想、邏輯組成、優(yōu)缺點。組合邏輯控制器又稱為硬聯(lián)線控制器,是早期計算機的一種設(shè)計方法。它將控制部件看做產(chǎn)生專門固定時序控制信號的邏輯電路,以使用最少的元件和取得最高操作速度作為設(shè)計目標。每個微命令的

15、產(chǎn)生都需要邏輯條件和時間條件,將條件作為輸入,微命令作為輸出,它們之間的關(guān)系用邏輯表達式來表示,用組合邏輯電路實現(xiàn)。每組微命令需要一組邏輯電路,全機所有微命令所需的邏輯電路就構(gòu)成了微命令發(fā)生器。執(zhí)行指令時,由組合邏輯電路(微命令發(fā)生器)在相應(yīng)時間發(fā)出所需的微命令,控制有關(guān)操作。這種產(chǎn)生微命令的方式就是組合邏輯控制方式。形成邏輯電路前,一般還使邏輯表達式盡可能簡單,減少微命令發(fā)生器所用元器件數(shù)和邏輯門的級數(shù),提高產(chǎn)生微命令的速度。在控制器制造完成后,這些邏輯電路間的連接關(guān)系就固定下來,不易改動,因而組合邏輯控制器又稱為硬聯(lián)線控制器缺點:設(shè)計不規(guī)整,并且不易修改或擴展。6.要求考生理解微程序控制器

16、的基本思想、邏輯組成、優(yōu)缺點。微程序控制器的核心容是將機器指令的操作(從指令到執(zhí)行)分解為若干更基本的微操作序列,并將有關(guān)的控制信息(微命令)以微碼的形式編成微指令輸入控制存儲器中。每條機器指令往往分成幾步執(zhí)行,將每一步操作所需的若干微命令以代碼形式編寫在一條微指令中,若干條微指令組成一段微程序,對應(yīng)一條機器指令。取出微指令就產(chǎn)生微命令,實現(xiàn)機器指令所要求的信息傳送與加工。微程序控制器的核心部件是存儲微程序的控制存儲器,一般由只讀存儲器構(gòu)成,而EPROM的出現(xiàn)為修改微程序提供了可能。四存儲子系統(tǒng)1.要求考生理解存儲子系統(tǒng)的層次結(jié)構(gòu),能對Cache-主存存儲層次和主存-輔存存儲層次的異同點進行比

17、較。1.存儲子系統(tǒng)的層次結(jié)構(gòu)為解決存儲系統(tǒng)的三個主要的要求容量、速度及價格之間的矛盾,一方面提高工藝水平,另一方面采用存儲器分層結(jié)構(gòu);快速小容量的存儲器與慢速大容量的存儲器合理地搭配組織,以提供給用戶足夠大容量和較快的訪問速度。2.Cache-主存存儲層次和主存-輔存存儲層次的異同點進行比較。1).出發(fā)點相同:二者都是為了提高存儲系統(tǒng)的性能價格比而構(gòu)造的層次性存儲體系,都力圖使存儲系統(tǒng)的性能接近高級緩存,而價格接近低速存儲器。2).原理相同:都是永樂程序運行時的局部性原理把最近常用的信息塊相對較慢,而大容量的存儲器調(diào)入相對高速而小容量的存儲器。Cache-主存和主存-輔存這個存儲層次有如下四個

18、不同點:1).目的不同:Cache主要解決主存與CPU的速度差異問題;而虛存就性能價格比的提高而言主要是解決存儲容量的問題(另外還包括存儲管理、主存分配和存儲保護等方面)2).數(shù)據(jù)通路不同:CPU與Cache和主存之間均有直接訪問通路,Cache不命中時可以直接訪問主存;而虛存中,輔存與CPU之間不存在直接的數(shù)據(jù)通路,當主存不命中時只能通過調(diào)進解決,即把CPU要用的程序從輔存調(diào)進主存。3).透明性不同:Cache的管理完全由硬件完成,對系統(tǒng)程序和應(yīng)用程序均透明;而虛存管理由軟件(操作系統(tǒng))和硬件共同完成,對系統(tǒng)程序不透明,對應(yīng)于程序透明(段式和段頁式管理隊應(yīng)用程序“半透明”)。4).未命中時的

19、損失不同,由于主存的存取時間是Cache的存取時間的510倍,而輔存的存取時間通常是主存的存取時間的上千倍,故主存未命中時系統(tǒng)的性能損失要遠大于Cache未命中時的損失。2.要求考生理解靜態(tài)存儲器和動態(tài)存儲器存儲信息的原理,了解半導(dǎo)體存儲器的分類、磁表面存儲器的存儲原理及常用磁記錄編碼方式。1.半導(dǎo)體存儲器的分類:靜態(tài)存儲器和動態(tài)存儲器。從集成短路類型劃分:雙極型和MOS型。1).靜態(tài)存儲器:靜態(tài)存儲器依靠雙穩(wěn)態(tài)觸發(fā)器的兩個穩(wěn)定狀態(tài)保存信息。沒個雙穩(wěn)態(tài)電路可以存儲一位二進制代碼0或1,一塊存儲芯片上包含許多個這樣的雙穩(wěn)態(tài)電路。雙穩(wěn)態(tài)電路是有源器件,需要電源才能工作。只要電源正常,就能長期穩(wěn)定的

20、保存信息,所以稱為靜態(tài)存儲器。如果斷電,信息將會失去,屬于揮發(fā)性存儲器,或稱易失性。2).動態(tài)存儲器:動態(tài)存儲器是依靠電容上的存儲電荷暫存信息,存儲單元的基本工作方式是:通過MOS管(稱為控制管)向電容充電或放電,充有電荷狀態(tài)為1,放電后狀態(tài)為0.3).磁表面存儲器:磁記錄原理:在塑料或金屬盤基上涂敷或鍍上一層磁性材料,利用磁性材料在外加磁場消失后仍具有兩個穩(wěn)定的剩磁狀態(tài)的原理,用這兩個穩(wěn)定的剩磁狀態(tài)來表示二進制信息0或1,從而記錄二進制信息。磁記錄編碼方式:歸零制,不歸零-1制,調(diào)相制,調(diào)頻制,改進型調(diào)頻制,群碼制。3.要求考生掌握半導(dǎo)體存儲器的邏輯設(shè)計方式、動態(tài)存儲器的刷新原理、差錯控制編

21、碼(奇偶校驗碼、海明碼、循環(huán)冗余碼)。4.要求考生理解磁盤信息分布和尋址信息、磁盤主要性能指標(速度、容量)。5.要求考生理解Cache-主存地址映射方式(直接映射、全相聯(lián)、組相聯(lián)),并能夠進行地址變換計算。五I/O子系統(tǒng)及輸入輸出設(shè)備1.要求考生掌握總線定義,了解總線分類及常用總線標準。1.總線是計算機各部件之間進行信息傳輸?shù)墓残盘柧€,具有分時、共享的特點。2.總線的分類:從功能分類:局部總線和系統(tǒng)總線之分,或者總線和外總線。按數(shù)據(jù)傳送格式分:并行總線和串行總線。按時序控制方式分:同步總線和異步總線。3.總線的標準:機械結(jié)構(gòu)規(guī)確定模塊尺寸、總線插頭、邊沿連接器插座等規(guī)格及位置。功能規(guī)確定總

22、線每根線(引腳)信號名稱和功能,對它們相互作用的協(xié)議(如定時關(guān)系)進行說明。電氣規(guī)規(guī)定總線每根線其信號工作室的有效高低電平、動態(tài)轉(zhuǎn)換時間、負載能力、各電路性能的額定值及最大值。ISA總線、EISA總線、MCA總線、VESA局部總線、PCI總線、AGP總線、USB總線、Alpha EV6總線、PCI-X局部總線、NGIO總線、IEEE1394、Future I/O總線。總線定義:總線是連接多個部件的信息傳輸線,是各部件共享的傳輸介質(zhì)。分類:片總線、系統(tǒng)總線、通信總線。系統(tǒng)總線定義:系統(tǒng)總線是指CPU主存、I/O設(shè)備各大部件之間的信息傳輸線。分類:數(shù)據(jù)總線、地址總線、控制總線??偩€標準可視為系統(tǒng)與

23、各模塊、模塊與模塊之間的一個互連的標準界面。ISA總線、EISA總線、PCI總線、RS-232C總線、IEEE-488總線(并行通信總線又稱GP-IP總線)、USB總線。2.要求考生掌握程序查詢、中斷、DMA傳送方式的基本概念及各自優(yōu)缺點和適用場合。(1)程序查詢方式。其特點是主機與I/O串行工作。CPU啟動I/O后,時刻查詢I/O是否準備好,若設(shè)備準備就緒,CPU便轉(zhuǎn)入處理I/O與主機傳送信息的程序;若設(shè)備未做好準備,則CPU反復(fù)查詢,“跨步等待”,直到I/O準備就緒為止。這種方式CPU效率很低。(2)程序中斷方式。其特點是主機與I/O并行工作。CPU啟動I/O后,不必時刻查詢I/O是否準備

24、好,而是繼續(xù)執(zhí)行程序。當I/O準備就緒時,向CPU發(fā)出中斷請求信號,CPU在適當?shù)臅r候響應(yīng)I/O的中斷請求,暫?,F(xiàn)行程序為I/O服務(wù)。這種方式消除了“跨步”現(xiàn)象,提高了CPU的效率。(3)DMA方式。其特點是主機與I/O并行工作,主存與I/O之間有一條直接數(shù)據(jù)通路。CPU啟動后不必查詢I/O是否準備好,當I/O準備就緒后發(fā)出DMA請求,此時CPU不直接參與I/O和主存間的信息交換,只是把外部總線(地址線、數(shù)據(jù)線及有關(guān)控制線)的使用權(quán)暫時教育DMA,CPU仍然可以完成自身部的操作(如加法、移位等),故不必中斷現(xiàn)行程序,秩序暫停一個存取周期訪存(即周期挪用),CPU的效率更高。程序查詢方式一般適用

25、于低速外圍設(shè)備。中斷方式常用于打印機輸出、鍵盤輸入等還適用于實時控制和緊急事件的處理。DMA方式常用與讀/寫磁盤、讀/寫磁帶等。3.要求考生了解程序傳送方式及接口組成。程序查詢方式、程序中斷方式、DMA方式。程序查詢方式接口主要由數(shù)據(jù)緩沖器、命令/狀態(tài)寄存器。程序中斷方式接口主要由接口寄存器、命令字寄存器、狀態(tài)字寄存器、數(shù)據(jù)緩沖寄存器、其他控制邏輯、中斷控制器。DMA接口主要由數(shù)據(jù)緩沖寄存器、主存地址計數(shù)器、字計數(shù)器、設(shè)備地址寄存器、中斷機構(gòu)和DMA控制邏輯等組成。4.要求考生理解中斷的全過程(請求、判優(yōu)、響應(yīng)、處理、返回),及中斷響應(yīng)的必要條件。(1)中斷請求:本階段保存外部設(shè)備的中斷請求并

26、進行優(yōu)先級排隊。所需硬件:中斷屏蔽觸發(fā)器、中斷判優(yōu)邏輯等。中斷請求信號線的傳送方式:獨立請求信號線方式、公共請求信號線方式、二維結(jié)構(gòu)方式和兼有公共與獨立請求線方式。中斷判優(yōu)方式:軟件查詢方式、并行排隊邏輯、鏈式優(yōu)先排隊線路、二維結(jié)構(gòu)優(yōu)先排隊線路和采用中斷控制器的優(yōu)先邏輯。(2)中斷響應(yīng)階段:本階段完成CPU由原來執(zhí)行主程序的狀態(tài)轉(zhuǎn)入中斷服務(wù)程序的準備工作。中斷響應(yīng)條件:有中斷請求、該請求未被屏蔽、CPU處于開中斷狀態(tài)、當前中斷源的優(yōu)先權(quán)足夠高、當前指令執(zhí)行結(jié)束(非停機指令)完成動作:關(guān)中斷、保存斷點、硬件產(chǎn)生中斷向量地址并送至PC、轉(zhuǎn)入中斷服務(wù)層序等,上述動作由中斷隱指令完成。(3)中斷處理階段:

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