


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1、階段性考核之一:【平時(shí)成績(jī)10分】組合邏輯部分設(shè)計(jì)型實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)題目設(shè)一個(gè)實(shí)現(xiàn)兩個(gè)位一 進(jìn)制數(shù)相加的全加器電路學(xué)生姓名鄒運(yùn)班級(jí)電技12 2學(xué)號(hào)20任課教師邢曉敏實(shí)驗(yàn)成績(jī)完成時(shí)間2013-1 1 -30實(shí)驗(yàn)題目設(shè)一個(gè)實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加的全加器電路實(shí)驗(yàn)?zāi)康谋敬螌?shí)驗(yàn)要求學(xué)生用多種方案分別設(shè)一個(gè)實(shí)現(xiàn)兩個(gè)一位二進(jìn)制 數(shù)相加的全加器電路。其目的在于:.使學(xué)生深入理解分立元件構(gòu)成的組合邏輯電路設(shè)計(jì)過(guò)程 ;.通過(guò)實(shí)驗(yàn)手段,使學(xué)生加深對(duì)典型集成中規(guī)模組合邏輯電路一一譯 碼器和數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)這一知識(shí)點(diǎn)的理解。.時(shí)初步鍛煉學(xué)生的動(dòng)手實(shí)踐能力。1.用分立元件設(shè)計(jì)完成該功能電路。具體要求:(1)試用2輸入
2、與非門(mén)芯片實(shí)現(xiàn)該電路;【要求指明所需芯片型號(hào)、 功能和具體數(shù)量】(2)試用最少個(gè)數(shù)的芯片實(shí)現(xiàn)該電路?!疽笾该魉栊酒吞?hào)、功 能和具體數(shù)量】(3)以上兩方泵只需用Mult 1 sim仿真軟件仿真頭現(xiàn)即可,無(wú)需到頭具體實(shí)驗(yàn)要求驗(yàn)室進(jìn)行實(shí)物搭接。但在該實(shí)驗(yàn)報(bào)告中要求必須有完整的設(shè)計(jì)過(guò) 程和仿真電路圖。.用3線(xiàn)-8線(xiàn)譯碼器7LS 138設(shè)計(jì)完成該功能電路?!疽笾该魉?芯片型號(hào)、功能和具體數(shù)量】.用雙4選1數(shù)據(jù)選才器7 4LS153設(shè)計(jì)完成該功能電路?!疽笾该?所需芯片型號(hào)、功能和具體數(shù)量】.以上1、2、3規(guī)定的實(shí)現(xiàn)方案要求都要用數(shù)碼管來(lái)顯示十進(jìn)制的 計(jì)算結(jié)果。.上述2、3兩種方案的實(shí)現(xiàn)既要有
3、 Mul t i s im仿真實(shí)驗(yàn)過(guò)程,又要 求到實(shí)驗(yàn)室進(jìn)行實(shí)物搭接。在該實(shí)驗(yàn)報(bào)告中要有完整的設(shè)計(jì)過(guò)程、 仿真電路圖和實(shí)驗(yàn)調(diào)試過(guò)程。.總結(jié)本次實(shí)驗(yàn)的收獲、體會(huì)以及建議,填入本實(shí)驗(yàn)報(bào)告的相應(yīng)位置中?!臼斋@、體會(huì)必須寫(xiě)!】設(shè)計(jì)過(guò)程,用分立元件設(shè)計(jì)完成兩個(gè)一位二進(jìn)制數(shù)全加器 方案一:用2輸入與非門(mén)實(shí)現(xiàn)根據(jù)輸出函數(shù)中的異或關(guān)系,用四個(gè)與非門(mén)構(gòu)成一個(gè)異或門(mén)。再用異或門(mén)和與非門(mén)實(shí)現(xiàn)全加器的加和S與進(jìn)位C (i )。全加器邏輯表達(dá)式:5開(kāi)=48工” L + 4產(chǎn)/開(kāi) i + 4當(dāng)g i + XJTBnC. jG - 1 + AfiBjiCn - i + AnBnCn - i + AnBnCn _ jCO A
4、 A B A B B CI AB真值表如下:4當(dāng)C-1a0000000110010100110110010101011100111111.所用器件:74 L S00N* 3四2輸入正與非門(mén).仿真實(shí)現(xiàn)過(guò)程:A.完成異或運(yùn)算的4個(gè)與非門(mén)的連接;B.全選復(fù)制粘貼形成第二個(gè)“異或門(mén)”,連接兩個(gè)“異或門(mén)”實(shí)現(xiàn)求和運(yùn)算;C.放置第9個(gè)與非門(mén);D.放置74 LS4 8與數(shù)碼管,將運(yùn)算結(jié)果與7 4LS48輸入端連接,74LS 4 8輸出 端與數(shù)碼管連接;E.正確放置3個(gè)單刀雙擲開(kāi)關(guān),完成 3個(gè)全加器輸入端的連接;F.放置電源V c c ,分別與3個(gè)單刀雙擲開(kāi)關(guān)的一端連接,并與7 4LS4 8的全部 使能端連接;G.放置數(shù)字地G ND分別與3個(gè)單刀雙擲開(kāi)關(guān)的另一端連接 ,并與7 4 LS4 8
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