線性系統(tǒng)的基本性質(zhì)

1、線性系統(tǒng)的基本性質(zhì)和聯(lián)系1、齊次性1.1定義對(duì)于一個(gè)系統(tǒng)，當(dāng)輸入為u （t），初始狀態(tài)為x（t0）時(shí)，其響應(yīng)為y （t）；則當(dāng)輸入為a*u（t），初始狀態(tài)為a*x（t0）時(shí)，其響應(yīng)為a*y（t）。即：若 u（t），x（t0）一 y（t），則 a*u（t），a*x（t0）一 a*y（t）。則稱(chēng)系統(tǒng)具有齊次性，其中a為任意常數(shù)。1.2仿真1.2.1搭建電路圖在PSIM軟件上搭建一個(gè)RLC電路，直流電源電壓為輸入u（t），電感的初始電流I（0） 和電容兩端的初始電壓Uc（0）為初始狀態(tài)，而電容兩端的電壓Uc（t）為輸出。各個(gè)元件的參數(shù)如下：電阻R=12Q，電感L=1H，電容C=10mF。1.2.2仿

2、真結(jié)果（2）當(dāng)輸入u （t） =15V,初始狀態(tài)I （0） =0.6A、Uc （0） =3V時(shí)，其輸出波形如下:（3）將兩者圖形放在一起，可看出由于其輸入跟初始狀態(tài)放大三倍，其輸出也放大了三倍， 即可驗(yàn)證系統(tǒng)滿足齊次性。2、疊加性2.1定義對(duì)于一個(gè)系統(tǒng)，當(dāng)輸入為u1（t），初始狀態(tài)為x1（t0）時(shí)，其響應(yīng)為y1（t）；當(dāng)輸入為 u2（t），初始狀態(tài)為x2（t0）時(shí)，其響應(yīng)為y2（t）；則當(dāng)輸入為u1（t） +u2（t），初始狀 態(tài)為 x1（t0）+ x2（t0）時(shí)，其響應(yīng)為 y1 （t） + y2（t）。即：若 u1（t），x1（t0）一 y1（t），u2（t），x2（t0）一 y2（t），則

3、 u1 （t） + u2（t），x1（t0）+ x2（t0）一y1 （t） + y2（t）。則稱(chēng)系統(tǒng)具有疊加性。2.2仿真2.2.1搭建電路圖繼續(xù)采用上面所述的RLC電路，參數(shù)不變。2.2.2仿真結(jié)果（1）當(dāng)輸入u （t） =5V，初始狀態(tài)I （0） =0.2A、Uc （0） =1V時(shí)，其輸出波形如下:（2）當(dāng)輸入u（t）=3V，初始狀態(tài)I（0）=0.5A、Uc（0）=0.5V時(shí)，其輸出波形如下:（3）當(dāng)輸入u（t）=8V，初始狀態(tài)I（0）=0.7A、Uc（0）=1.5V時(shí)，其輸出波形如下:（4）將三者圖形放在一起，可看出由于第三個(gè)輸入跟初始狀態(tài)放為前兩個(gè)的疊加，其輸出 也為第一個(gè)輸出跟第二個(gè)

4、輸出的疊加，即可驗(yàn)證系統(tǒng)滿足疊加性。3、系統(tǒng)齊次性與疊加性的聯(lián)系（1）齊次性跟疊加性可以組合系統(tǒng)的線性，即：若 a1*u1（t），a1*x1（t0）一 a1*y1（t），a2*u2（t），a2*x2（t0）一 a2*y2（t），則 a1*u1（t）+ a2*u2（t），a1*x1（t0）+ a2*x2（t0）一a1*y1（t）+ a2*y2（t）。例如，當(dāng)輸入 u1（t）=5V，初始狀態(tài) I1（0）=0.2A、Uc1（0）=1V，輸入 u2（t）=3V， 初始狀態(tài) I2（0）=0.5A、Uc2（0）=0.5V，輸入 u3（t）=22V，初始狀態(tài) I3（0）=2.4A、 Uc3（0）=4V，a1

5、=2，a2=4時(shí)，其輸出波形如下：（2）當(dāng)系統(tǒng)前面的系數(shù)a1、a2為實(shí)數(shù)時(shí)，只要系統(tǒng)滿足疊加性，就一定滿足齊次性。理由：將系統(tǒng)放大a倍，若a為整數(shù)，可以看成a個(gè)系統(tǒng)的疊加，顯然成立；若a為為其 他有理數(shù)，可看成為整數(shù)部分與小數(shù)部分的疊加，不難得知滿足齊次性。4、零狀態(tài)響應(yīng)4.1定義不考慮起始狀態(tài)系統(tǒng)儲(chǔ)能的作用，即初始狀態(tài)x（t0）為0,只由系統(tǒng)輸入信號(hào)產(chǎn)生的響應(yīng)，即：u（t），x（t0）=0一 Yzs（t）4.2仿真4.2.1搭建電路圖繼續(xù)采用上面所述的RLC電路，參數(shù)不變。4.2.2仿真結(jié)果當(dāng)輸入u（t）=3V，初始狀態(tài)I（0）=0、Uc（0）=0時(shí)，其輸出波形如下:VR20J0.40.61

6、Ti me 圈可以看到，系統(tǒng)從零點(diǎn)開(kāi)始出發(fā)，而且最終狀態(tài)跟輸入一致，都為3V。5、零輸入響應(yīng)5.1定義在沒(méi)有外加激勵(lì)時(shí)，僅有t = 0時(shí)刻的非零初始狀態(tài)引起的響應(yīng)。取決于初始狀態(tài)和電路特性，這種響應(yīng)隨時(shí)間按指數(shù)規(guī)律衰減。，即：U（t）=0，x（t0）一 Yzi（t）5.2仿真5.2.1搭建電路圖繼續(xù)采用上面所述的RLC電路，參數(shù)不變。5.2.2仿真結(jié)果當(dāng)輸入u（t）=0，初始狀態(tài)I（0）=0.5A、Uc（0）=0.5V時(shí)，其輸出波形如下:可以看出，系統(tǒng)從初始狀態(tài)的電壓值0.5V出發(fā)，最后趨于0.6、零狀態(tài)響應(yīng)與零輸入響應(yīng)的聯(lián)系（1）零狀態(tài)響應(yīng)加上零輸入響應(yīng)為系統(tǒng)的全響應(yīng)，即：Yzi（t）+ Y

7、zs（t）= Y（t）例如，當(dāng)輸入u（t）=0，初始狀態(tài)I（0）=0.5A、Uc（0）=0.5V時(shí)，輸出記為VP1；輸 入u（t）=3V，初始狀態(tài)I（0）=0、Uc（0）=0，輸出記為VP2；當(dāng)輸入u（t）=3V，初 始狀態(tài)I（0）=0.5A、Uc（0）=0.5V時(shí)，輸出記為VP3。其波形如下圖所示：由圖中，可得知VP3=VP1+VP2，即系統(tǒng)的全響應(yīng)為系統(tǒng)的零輸入響應(yīng)和零狀態(tài)響應(yīng)之和。（2）零輸入響應(yīng)為系統(tǒng)齊次解的一部分，而零狀態(tài)響應(yīng)為系統(tǒng)的特解加上齊次解的一部分。 在零輸入狀態(tài)下，微分方程等式的右邊為零，所以求出來(lái)的是系統(tǒng)的齊次解。而在零狀態(tài)情 況下，因?yàn)橛型饧蛹?lì)，所以包含系統(tǒng)的特解，另

8、外，系統(tǒng)還受到初始條件的制約，所以還 包含有齊次解。例如，在上述系統(tǒng)中，當(dāng)輸入u （t）=5V，初始狀態(tài)I（0）=0.2A、Uc（0）=1V時(shí)，用Matlab 分別求出其零狀態(tài)響應(yīng)和零輸入響應(yīng)。先求零輸入響應(yīng)方程： y=dsolve（D2y+12*Dy+100*y=0,y（0）=1,Dy（0）=20,x）得到結(jié)果 Yzi（x）=cos（8*x）/exp（6*x） + （13*sin（8*x）/（4*exp（6*x）再求零狀態(tài)響應(yīng)方程： y=dsolve（D2y+12*Dy+100*y=500,y（0）=0,Dy（0）=0,x）得到結(jié)果為 Yzs（x）=5 - （15*sin（8*x）/（4*e

9、xp（6*x） - （5*cos（8*x）/exp（6*x）從結(jié)果可以看出：零輸入響應(yīng)為系統(tǒng)齊次解的一部分，而零狀態(tài)響應(yīng)為系統(tǒng)的特解加上齊次 解的一部分。7、齊次性、疊加性與零狀態(tài)響應(yīng)、零輸入響應(yīng)的聯(lián)系（1）系統(tǒng)的響應(yīng)滿足疊加性，即系統(tǒng)的全響應(yīng)為零狀態(tài)響應(yīng)與零輸入響應(yīng)之和。（2）當(dāng)輸入為零時(shí)，系統(tǒng)的零輸入響應(yīng)對(duì)應(yīng)各個(gè)初始狀態(tài)呈線性，即同時(shí)滿足齊次性與疊 加性。例如，當(dāng)輸入u（t）=0，初始狀態(tài)I（0）=0.5A、Uc（0）=1V時(shí)，輸出記為VP1；輸入 u（t）=0，初始狀態(tài)I（0）=1A、Uc（0）=0.5V，輸出記為VP2；輸入u（t）=0，初始狀 態(tài)I（0）=1.5A、Uc（0）=1.5V，輸出記為VP3。仿真結(jié)果為：從圖中可以看出，VP3=VP1+VP2，即滿足線性。（3）當(dāng)初始狀態(tài)為零時(shí)，系統(tǒng)的零狀態(tài)響應(yīng)對(duì)應(yīng)各個(gè)輸入呈線性，即同時(shí)滿足齊次性與疊 加性。例如，當(dāng)輸