BUFGIBUFGBUFGPIBUFGDS等含義以及使用

1、BUFG, I BUFG, BUFGP,I BUFGDS 等 含 義 以 及使用BUFG ,舊UFG , BUFGP , IBUFGDS等含義以及使用目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā) 沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同 步時序設計的要求，一般在 FPGA設計中采用全局時鐘資源驅動設計的主時 鐘,以達到最低的時鐘抖動和延遲。FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內(nèi)部的所 有可配置單元（CLB）、I/O單元（IOB）和選擇性塊 RAM（Block Select RAM）的時

2、延 和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時 鐘資源與數(shù)字延遲鎖相環(huán)（DLL）的數(shù)目不斷增加，最新的 Virtex II器件最多可以 提供16個全局時鐘輸入端口和8個數(shù)字時鐘管理模塊（DCM）。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、 BUFGDLL和DCM等，如圖1所示。IBUFG即輸入全局緩沖，是與專用全局時鐘輸入管腳相連接的首級全局緩 沖。所有從全局時鐘管腳輸入的信號必須經(jīng)過舊UF元，否則在布局布線時會報錯。IBUFG 支持 AGP、 C

3、TT、GTL、GTLP、 HSTL、 LVCMOS、 LVDCI、 LVDS、LVPECL、LVTTL、PCI、PCIX 和 SSTL 等多種格式的 IO 標準。G單IBUFGDS是IBUFG的差分形式，當信號從一對差分全局時鐘管腳輸入 時，必須使用IBUFGDS作為全局時鐘輸入緩沖。IBUFG支持BLVDS、LDT、 LVDSEXT、 LVDS、 LVPECL和ULVDS等多種格式的IO標準。BUFG是全局緩沖，它的輸入是 舊UFG的輸出，BUFG的輸出到達FPGA內(nèi) 部的IOB、CLB、選擇性塊RAM的時鐘延遲和抖動最小。BUFGCE是帶有時鐘使能端的全局緩沖。它有一個輸入 I、一個使能端

4、CE和 一個輸出端O。只有當BUFGCE的使能端CE有效（高電平）時，BUFGCE才有 輸出。BUFGMUX是全局時鐘選擇緩沖，它有I0和I1兩個輸入，一個控制端 S, 一 個輸出端O。當S為低電平時輸出時鐘為I0,反之為II。需要指出的是 BUFGMUX的應用十分靈活，I0和I1兩個輸入時鐘甚至可以為異步關系。BUFGP 相當于 IBUG 加上 BUFG。BUFGDLL是全局緩沖延遲鎖相環(huán)，相當于 BUFG與DLL的結合。BUFGDLL在早期設計中經(jīng)常使用，用以完成全局時鐘的同步和驅動等功能。隨著數(shù)字時鐘管理單元（DCM）的日益完善，目前BUFGDLL的應用已經(jīng)逐漸被 DCM所取代。DCM即

5、數(shù)字時鐘管理單元，主要完成時鐘的同步、移相、分頻、倍頻和去抖 動等。DCM與全局時鐘有著密不可分的聯(lián)系，為了達到最小的延遲和抖動，幾 乎所有的DCM應用都要使用全局緩沖資源。DCM可以用Xilinx ISE軟件中的 Architecture Wizard 直接生成。全局時鐘資源的使用方法 全局時鐘資源的使用方法（五種）IBUFG + BUFG的使用方法：舊UFG后面連接BUFG的方法是最基本的全局時鐘資源使用方法，由于 舊UFG 組合BUFG相當于BUFGP,所以在這種使用方法也稱為 BUFGP方法。IBUFGDS + BUFG的使用方法：當輸入時鐘信號為差分信號時，需要使用 IBUFGDS代

6、替IBUFG。IBUFG + DCM + BUFG 的使用方法：這種使用方法最靈活，對全局時鐘的控制更加有效。通過 DCM模塊不僅僅能 對時鐘進行同步、移相、分頻和倍頻等變換，而且可以使全局時鐘的輸出達到 無抖動延遲。Logic + BUFG的使用方法：BUFG不但可以驅動舊UFG的輸出，還可以驅動其它普通信號的輸出。當某個 信號（時鐘、使能、快速路徑）的扇出非常大，并且要求抖動延遲最小時，可以 使用BUFG驅動該信號，使該信號利用全局時鐘資源。但需要注意的是，普通 IO的輸入或普通片內(nèi)信號進入全局時鐘布線層需要一個固有的延時，一般在 10ns左右，即普通IO和普通片內(nèi)信號從輸入到 BUFG輸

7、出有一個約10ns左右 的固有延時，但是BUFG的輸出到片內(nèi)所有單元（IOB、CLB、選擇性塊RAM） 的延時可以忽略不計為“0”ns。Logic + DCM + BUFG 的使用方法：DCM同樣也可以控制并變換普通時鐘信號，即 DCM的輸入也可以是普通片內(nèi) 信號。使用全局時鐘資源的注意事項全局時鐘資源必須滿足的重要原則是：使 用舊UFG或舊UFGDS的充分必要條件是信號從專用全局時鐘管腳輸入。換言之，當某個信號從全局時鐘管腳輸入，不論它是否為時鐘信號，都必須使用IBUFG或IBUFGDS ;如果對某個信號使用了 舊UFG或IBUFGDS硬件原語，則這個信號必定是從全局時鐘管腳輸入的。如果違反

8、了這條原則，那么在布局布線時會報錯。這條規(guī)則的使用是由 FPGA的內(nèi)部結構決定的：IBUFG和 IBUFGDS的輸入端僅僅與芯片的專用全局時鐘輸入管腳有物理連接，與普通 IO和其它內(nèi)部CLB等沒有物理連接。另外，由于 BUFGP相當于 舊UFG和 BUFG的組合，所以BUFGP的使用也必須遵循上述的原則。全局時鐘資源的例化方法全局時鐘資源的例化方法大致可分為兩種：一是在程序中直接例化全局時鐘資源；二是通過綜合階段約束或者實現(xiàn)階段約束實現(xiàn)對全局時鐘資源的使用；第一種方法比較簡單，用戶只需按照前面講述的 5種全局時鐘資源的基本使用 方法編寫代碼或者繪制原理圖即可。第二方法是通過綜合階段約束或實現(xiàn)階

9、段的約束完成對全局時鐘資源的調用， 這種方法根據(jù)綜合工具和布局布線工具的不同而異。IBUFDS、IBUFGDS和OBUFDS都是差分信號緩沖器，用于不同電平接口之間的緩沖和轉換。舊UFDS是差分輸入的時候用，OBUFDS是差分輸出的時候用，而IBUFGDS則是時鐘信 號專用的輸入緩沖器。下面詳細說明：IBUFDSDifferential Signaling Input Buffer with Selectable I/O Interface/差分輸入時鐘緩沖器IBUFDS是一個輸入緩沖器，支持低壓差分信號（如LVCMOS、LVDS等）。在IBUFDS中，一個電平接口用兩個獨特的電平接口（ I和

10、IB）表示。一個可 以認為是主信號，另一個可以認為是從信號。主信號和從信號是同一個邏輯信號，但是相位相反。InputsIButputsO0 0 No Change1 1 No ChangeVerilog Instantiation TemplateIBUFDS instance_name (.O (user_O),.I ( user_I), .IB ( user_IB);Dedicated (專用的)IBUFGDSDifferential Signaling Input Buffer withSelectable I/O Interface專用差分輸入時鐘緩沖器IBUFGDS是一個連接時鐘信號

11、BUFG或DCM的專用的差分信號輸入緩沖器。在 舊UFGDS中，一個電平接口用兩個獨立的電平接口（ I和舊）表示。一個可以認為是主信號，另一個可以認為是從信號。主信號和從信號是同一個 邏輯信號，但是相位相反。 Inputs Outputs I ib O 0 0- * TOC o 1-5 h z 0 1001- * The dash (-) means No Change. Verilog Instantiation Template IBUFGDS instance name (.O (user O), .I ( user I), .IB ( user_IB);OBUFDSDifferential Signaling