EDA實驗報告-消抖電路

1、-. z.消抖電路設計仿真根本知識點LPM定制D觸發(fā)器。按鍵消抖電路的設計，仿真，應用。實驗設備PC機一臺。自制數(shù)字系統(tǒng)試驗箱。Quartus配套軟件。實驗概述消抖電路原理及實現(xiàn)脈沖按鍵與電平按鍵通常采用機械式開關構(gòu)造，其核心部件為彈性金屬簧片。因為按鍵信號在開關撥片與觸電接觸后經(jīng)屢次彈跳才會穩(wěn)定，所以設計者需要根據(jù)實際情況進展按鍵消抖處理以提取穩(wěn)定脈沖。常見的電平檢測消抖法通過屢次檢測按鍵信號電平值，并比擬判斷來獲取開關狀態(tài)。實驗內(nèi)容及步驟1利用PLM實現(xiàn)D觸發(fā)器，并生成VHDL文件。1，新建工程所在文件夾名稱為d_chufaqi，工程名稱和頂層實體名稱均為d_chufaqi，選擇目標器件為

2、EPF10K20TI144-4.2，選擇菜單ToolsMega Wizard Plug-in Manager命令，彈出如下對話框：3，如上圖選擇Ne*t，彈出如下列圖所示宏功能選擇對話框：4，如上圖在左側(cè)選擇Installed Plug-instoragelpm_ff。設置目標器件為Fle*10K，元件名為d_chufaqi，文件輸出類型為VHDl。單機Ne*t，彈出如下列圖：如上圖設置，點擊Ne*t，對話框如下：設置如上，然后點擊finish。此時便在工程文件夾下得到了d_chufaqi的VHDL文件。2設計消抖電路。 1、新建工程，工程文件夾、工程名、頂層實體名均命名為*iaodou，將上

3、一步得到的D觸發(fā)器的VHDL文件復制到本工程文件夾中，創(chuàng)立VHDL文件，代碼如下:library IEEE;use IEEE.std_logic_1164.all;entity *iaodou isport( clk:in std_logic; d_in:in std_logic; d_out:out std_logic);end *iaodou;architecture a of *iaodou issignal w,*:std_logic;ponent d_chufaqi isport( clock: in std_logic; data:in std_logic; Q: out std_

4、logic);end ponent;Begin dff1:d_chufaqi port map( clk,d_in,w); dff2:d_chufaqi port map( clk,w,*); d_out=w and (not *); end a; 2、進展編譯，通過后創(chuàng)立波形文件，原是波形圖如下：創(chuàng)立網(wǎng)表，進展功能仿真，得到如下仿真圖形：3、進展編程下載。分配引腳，clk分配122，d_in分配65，clout分配20，下載后按65號鍵可觀察到20號燈的變化情況。二、仿真驗證1、根本知識點電路仿真根本方法。2、實驗設備PC機一臺。自制數(shù)字系統(tǒng)試驗箱。Quartus配套軟件。3、實驗內(nèi)容及步驟

5、1、新建工程，工程文件夾、工程文件、頂層是體名均為fangzhen,新建圖形文件，選擇74194元件，畫出如下所示電路圖：2、對電路圖進展編譯，成功后創(chuàng)立波形文件，原始波形圖如下所示：對各輸入輸出進展位置調(diào)整，調(diào)整好后如下列圖：3、信號整合：選中a、b、c、d信號，右擊所選信號區(qū)域，快捷菜單中選擇GroupingGroup命令翻開Group對話框，Group名為abcd,Radi*下拉列表中選中Binary項，如下列圖：同樣的方法對其他信號進展編組，編好后如下列圖：5、鼓勵輸入及分段仿真。首先設置時鐘等系統(tǒng)信號鼓勵完成電路初始狀態(tài)，如下列圖：將時間軸劃分為連續(xù)的時間段，一時間段完成一小步實驗內(nèi)容。一小段信號鼓勵輸入完成后立即生成波形并判斷結(jié)果：波形正確之后再根據(jù)下一步實驗內(nèi)容直至完成所有實驗內(nèi)容仿真，具體如下列圖所示：生成網(wǎng)表，進展功能仿真，得到如下波形圖：將clrn作調(diào)整，如下列圖：再此進展功能仿真，得到圖形如下：經(jīng)過屢次調(diào)整和分段仿真后，得到最終仿真圖如下：4、實驗心得 此次實驗